SU1096648A1 - Устройство дл анализа логических состо ний - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ АНАЛИЗА ЛОГИЧЕСКИХ СОСТОЯНИЙ, содержащее первый буферный регистр, выход которого подключен соответственно к первым входам схемы сравнени  и блока пам ти данных, выход которого подключен к первому входу блока отображени , выход схемы сравнени  соединен с первым входом блока управлени , вйход которого св зан с входом первого буферного регистра, со вторым входом блока пам ти данных и вторым входом блока отображени , а также блок ввода- вывода, содержащий узел управлени  вводом-выводом параметров и клавиатуру, отличающеес  тем, что, с целью расширени  его функциональных возможностей за счет последовательного и параллельного ввода данных и повышени  его надежгности в него введены второй буферный регистр, программируегше таймеры-делители частоты, кроме того, в блок ввода-вьтода введены пам ть параметров , кольцевой регистр сдвига, реверсивный счетчик, элемент ИЛИ, схема сравнени  разр да параметров, cxeMfi сравнени  параметров, первые входы таймеров-делителей частоты. |f 1.5 второго буферного регистра, элемента ИЛИ и вход .узла управлени  вводом-выводом параметров подключены к выходу блока управлени , вторые входы таймеров-делителей частоты, второго буферного регистра и третий вход ,блока отображени , подключены к выходу пам ти параметров, выход второго буферного регистра подключен ко второму входу схемы сравнени , а выходы программируемых таймеров-делителей частоты подключены соответственно ко второму и третьему входам блока управлени , кроме того, выход узла управлени  вводом-выводом параметров св зан с первыми входами схемы сравнени  параметров, схемы сравнени  разр дов параметров, пам ти параметров, кольцевого регистра сдвига , реверсивного счетчика и с входом клавиатуры, выход которого св зан со вторыми входами схемы сравнени  параметров и схемы сравнени  разр дов раметров, выход которой св зан со вто IHJM входом кольцевого регистра сдвиСО га, первый выход схемы сравнени  паал раметров подключен к третьему вхоО ) ду схемы сравнени  разр дов параметров и второму входу элемента ИЛИ, выход которого соединен со вторым 90 входом реверсивного счетчика, второй выход схемы сравнени  параметров подключен к третьему входу реверсив ого счетчика, выход которого соеди ен со вторым входсж пам ти параметров , выход которой подключен к третьему входу кольцевого регистра сдвига, выход которого подключен к четверто- му входу реверсивного счетчика, выход которого подключен к третьему входу блока пам ти данных.

Description

2. Устройство по п,1, отличающеес  тем, что калсдый программируемый таймер-делитель частоты соде жит коммутатор сигналов, выход которо го подключен к первому входу счетчика-вычитател , выход которого  вл етс выходом программируемого таймера-делител  частоты, выход счетчика-вычита тел  соединен с входом блока формировани  однократного импульса, выход которого соединен с первым входом коммутатора сигналов, второй и третий входы коммутатора сигналов  вл ютс  первыми входами, программируемых таймеров-делителей частоты, второй вход счетчика- вычитател   вл етс  вто рым входом программируемого таймераделител  частоты, вход буферного регистра  вл етс  третьим входом програ мируемого таймера-делител  частоты, выходы буферного регистра подключены к входам счетчика-вычитател , 3. Устройство по П.1, отлича ющеес  тем, что блок управлени  содержит счетчик синхронизации, вход которого подключен к выходу задающего генератора, а выходы подключены к дешифратору управл ющих сигналов, первый вход элемента И  вл етс  первы входом блока управлени , второй вход элемента И подключен к выходу тригге ра разрешени  запуска, а выход подключен к первому входу блока переклю чени  режимов, второй и третий вхо10 ды которого  вл ютс  соответственно вторым и третьим входами блока управлени , первый и второй выходы блока переключени  режимов подключены соответственно к первому и второму входам регистрации, второй выход блока переключени  режимов подключен также к первым входам триггера разрешени  запуска и триггера подготовки, первый выход триггера регистрации подключен ко второму входу дешифратора управл ющих сигналов, второй вход триггера разрешени  запуска соединен с первым выходом дешифратора управл ющих и первым входом формировател  тактов записи, выход которого  вл етс  выходом блока управлени , второй и третий входы формировател  тактов записи подключены соответственно ко второму выходу триггера регистрации и к третьему выходу блока переключени  режимов, четвертый вход которого подключен к выходу узла задани  режимов и к третьему входу дешифратора управл ющих сигналов, второй, третий, четвертый, п тый и шестой выходы которого  вл ютс  выходом блока управлени , четвертый вход дешифратора управл ющих сигналов подключен к выходу триггера подготовки и третьему входу триггера разрешени  запуска , второй вход триггера подготовки подключен ко второму выходу узла задани  режимов.

«

Изобретение относитс  к вычислительной технике, в частности к средствам контрол  и отладки сложных цифровых устройств и систем,

Известны анализаторы логических состо ний и временных диаграмм.устройства дл  многоканальной регистрации и отображени  цифровой информации которые широко используютс  при проверке и наладке сложных цифровых устройств и систем. Основные функ дни этих устройств обеспечиваютс  за счет использовани  быстродействующих блоков пам ти дл  регистрации состо ний входйых шин, развитой системой управлени  запуском процесса регистрации сигналов, различными режимами тактировани  при записи, выбором наиболее удобных форм визуального представлени  данных, записанных в пам ть прибора в процессе регистрации , наличием вспомогательных указателеРГ , используемых при анализе отображаемой информации.

В состав оборудовани  этих устройств вход т шины ввода данных, буферные регистры, блок пам ти данных , блок управлени  запуском и регистрацией данных, панель управлени  с элементами коммутации каналов ввода параметров, установки режимов запуска, тактидовани , отображени . 31 Некоторые из устройств, имеют встроен ные индикаторы дл  отображени  хранимых в блоке пам ти данных, другие используют дл  этой цели внешние индикаторы - чаще всего электроннолучевые осциплогра4  1 ГЛ . Однако большое число элементов управлени  на панели усложн ет эксплуатацию приборов, ограничивает возможности реализации р да важных режи MOB работы устройства, сокращает чис ло и диапазон задани  основных параметров процесса регистрации, а также возможности использовани  вспомогательных указателей при анализе отобр жаемой информации. Кроме того, большое число механических переключателе на панели устройства снижает надежность его работы. Наиболее близким к изобретению по технической сущности  вл етс  логиче кий анализатор, который содержит сре ства дл  сбора данных, содержащие по следовательно соединенные входные ши ны ввода данных, компараторы, буферный регистр, блоки пам ти и отображени , устройство ввода-вывода параметров , схему сравнени , один из вхо дов которой подключен к выходу буфер ного регистра, блок управлени  и синхронизации, св занный с буферным регистром, блоком пам ти данных, выходом схемы сравнени , устройством ввода-вьюода параметров и блоком отображени  на ЭЛТ. Кроме того, в со тав анализатора вход т блоки формировани  тактов  аписи5 сигналов запуска процесса регистрации и цифровой задержки запуска. Установка режимов работы устройства и задание параметров регистраци данных производитс  с помощью блока ввода-вывода параметров, основой которого  вл етс  панель управлени  с размещенными на ней элементами (около сорока переключателей, в том числе п тиразр дный дес тичный переключатель задержки, восемнадцать трехпозиционных переключателей кодового слова запуска и т.д.)2. Целью изобретени   вл етс  расширение функциональных возможностей ус ройства за счет последовательного и параллельного ввода данных и повышение его надежности. Поставленна  цель достигаетс  тем, что в устройство дл  анализа логических состо ний, содержащее пер вый буферный регистр, выход которого 8 подключен соответственно к первым входам схемы сравнени  и блока пам ти, данных, выход которого подключен к первому входу блока отображени , выход схемы сравнени  соединен с первым входом блока управлени , выход которого св зан с входом первого буферного регистра, со вторым входом блока пам ти данных и вторым входом блока отображени , а также блок вводавывода параметров, содержащий узел управлени  вводом-выводом параметров и клавиатуру, введены второй буферный регистр, программируемые таймеры-делители частоты, кроме того, в блок ввода-вывода введены пам ть параметров кольцевой регистр сдвига, реверсивный счетчик, элемент ИЛИ, схема сравнени  разр да параметров, схема сравнени  параметров, первые входы таймеровделителей частоты, второго буферного регистра, элемента ИЛИ и вход узла управлени  вводом-выводом параметров подключены к выходу блока управлени , вторые входы таймеров-делителей частоты, второго буферного регистра и третий вход блока отображени  подключены к выходу пам ти параметров, выход второго буферного регистра подключен ко второму входу схемы сравнени , а выходы программируемых таймеров-делителей частоты подключены соответственно ко второму и третьему входам блока управлени , кроме того, выход узла управлени  вводом-выводом параметров св зан с первыми входами схемы сравнени  параметров, схемы сравнени  разр дов параметров, пам ти параметров, кольцевого регистра сдвига, реверсивного счетчика и с входом клавиатуры, выход которой св зан со вторыми входами схемы сравнени  параметров и схемы сравнени  разр дов параметров, выход которой св зан со вторым входом кольцевого регистра сдвига, первый выход схемы сравнени  параметра . подключен к третьему входу схемы сравнени  разр дов параметров и второму входу элемента ИЛИ, выход которого соединен со вторым входом реверсивюго счетчика, второй выход схемы сравнени  параметров подключен к третьему входу реверсивного счетчика выход которого соединен со вторым входом пам ти параметров, выход которой подключен к третьему входу кольцевого регистра сдвига, выход которого подключен к четвертому входу

реверсивного счетчика, выход которого подключен к третьему входу блока пам ти данных.

Кроме того, каждый программируемый таймер-делитель частоты содержит коммутатор сигналов, выход которого подключен к первому входу счетчика-вычитател , выход которого  вл етс  выходом программируемого таймера-делител  частоты, выход счетчика-вычитател  соединен с входом блока формировани  однократного импульса, выход которого соединен с первым входом коммутатора сигналов, второй и третий входы коммутатора сигналов  вл - 15 тел  ютс  первыми входами программируемых таймеров-делителей частоты, второй вход счетчика-вычитател   вл етс  вто рым входом программируемого таймераделител  частоты, вход буферного регистра  вл етс  третьим входом программируемого таймера-делител  частоты , выходы буферного регистра подключены к входам счетчика-вычитател  При этом блок управлени  содержит счетчик синхронизации, вход которого подключен к выходу задающего генерато ра, а выходы подключены к дешифратору управл ющих сигналов, первый вход эле мента И  вл етс  первым входом блока управлени , второй вход элемента И подключен к выходу триггера разрешени  запуска, а выход подключен к первому входу блока переключени  режимов , второй и третий входы которого  вл ютс  соответственно вторым и третьим входами блока управлени , первьй и второй выходы блока переключени  режимов подключены соответственно к первому и второму входам триггера регистрации, второй выход блока переключени  режимов подключен также к первым входам триггера разрешени  запуска и триггера подготовки , первый выход триггера регистра ции подключен ко второму входу дешифратора управл ющих сигналов, второй вход триггера разрешени  запуска соединен с первым выходом дешифратора управл ющих сигналов и первым входом формировател  тактов записи, выход ко торого  вл етс  выходом блока управлени , второй и третий входы формировател  тактов записи подключен соот ветственно ко второму выходу триггера регистрации и к третьему выходу блока переключени  режимов, четвертый вход которого подключен к выходу узла задани  режимов и к третьему входу

дешифратора управл ющих сигналов, второй , третий, четвертый, п тый и шестой выходы которого  вл ютс  выходом блока управлени , четвертый вход дешифратора управл ющих сигналов под ключен к вЙкоду триггера подготовки и третьему входу триггера разрешени  запуска, второй вход триггера подготовки подключен ко второму выходу узла задани  режимов.

На фиг.1 представлена блок-схема устройства, включающа  блок вводавывода параметров; на фиг.2 - блоксхема программируемого таймера-деличастоты; на фиг.З - бЛок-схема управлени ; на фиг.4-6 - временные диаграммы некоторых сигналов, по сн ющие работу устройства. Устройство содержит входные шины 1, первый буферный регистр 2, блок 3 пам ти данных, блок 4 отображени , блок 5 ввода-вывода параметров , схемы 6 сравнени , блок 7 управлени , второй буферный регистр 8, программнруеьв е таймеры-делители 9 и 10 частоты, клавиатуру 11, схему 12 сравнени  разр да параметров, схему 13 сравнени  параметров, реверсивный счетчик 14, кольцевой регистр 15 сдвига, пам ть 16 параметров, узел 17 управлени  вводом-выводом параметров , входные шины 18 управлени  и синхронизации Дл  блока ввода-вывода параметров, выходные шины 19 и 20 блока ввода-вывода параметров, элемент ИЛИ 21, буферный регистр 22, счетчик-вь читатель 23, коммутатор 24 сигналов, блок 25 формировани  однократного ттулъса, выходную шину 26 программируемого таймера-делител  частоты, входные шины 27-30 управлени  таймером-делителем частоты, задающий генератор 31, счетчик 32 синхронизации, дешифратор 33 управл нвдих сигналов, формирователь 34 тактов записи, элемент И 35, блок 36 переключени  режимов, триггер 37 регистрации, триггер 38 разрешени  запуска, триггер 39 подготс вки, узел 40 задани  режимов, шину 41 ввода сигнала от схемы 6 срав неии , шину 42 подачи тактов на таймеры-делители 9 и 10 частоты, шину 43 подачи разрешак цего сигнала на первый буферный регистр 2, шину 44 подачи синхросигналов на индикатор 4, шину 45 подачи синхросигналов на блок 5 ввода-вывода параметров, шину 4б подачи сигналов загрузки второго буферного регистра 8 и таймеров-делителей 9 и 10 частоты, 47 подачи тактов записи в ЗУЗ, шину 48 подачи сигналов на счетчик адресов (черезэлемент ИЛИ 21), шины 49и 50 ввода сигналов от таймеров-делителей 9 и 10 частоты. Временные диаграммы (фиг.4) изображают: а) функции реверсивного счетчика; б) адреса  чеек пам ти 16; в) выбранный адрес пам ти 16 г) загрузка кольцевого регистра 1.5 сдвига; д) циклический сдвиг кольцевого регистра 15 сдвига; е) загру ка реверсивного счетчика 14; ж), за

пись в пам ть 16; з) сигнал выбора параметра; и) сигнал выбора разр да параметра; к) нажатие клавиша; л) сигнал.на входе реверсивного счетчика 14 (+1); м) ввод двоичного разр - да в кольцевой регистр 15 сдвига. Временные диаграммы (фиг.5) изобр жают; н) подготовка регистрации; о) адреса пам ти 16, п) загрузка буферного регистра 8; р) загрузка таймера 9J с) загрузка таймера 10. Временные диаграммы (фиг.6) изображают: т) адреса пам ти 16; у) загрузка таймера 9; ф) загрузка таймера 10, х) счетный вход таймера 9, ц) выход таймера 9; ч) счетный вход таймера 10; ш) выход таймера 10 Первый вход схемы 6 сравнени  под ключен к выходу первого буферного регистра 2, второй вход - к выходу второго буферного регистра 8. Блок 7 управлени  св зан с первым буферным регистром 2, блоком 3 пам ти данных, выходом схемы 6 сравнени , блоком 5 ввода-вывода параметров и блоком 4 отображени , с управл ющими и синхро низирующими входами второго буферного регистра 8 и программируемых таймеров-делителей 9 и 10, с входом узла 17 управлени  вводом-выводом параметров и входом элемента ИЛИ 21. Перва  группа выходных шин блока ввода-вывода параметров подключена к адресным входам блока 3 пам ти дан ных, а втора  группа - к входу второго, буферного регистра 8 и к входам программируемых таймеров-делителей 9 и Работа устройства организована та ким образом, что его схемы обеспечивают либо регистрацию состо ни  входных шин, либо отображение данных записанных в блок 3 пам ти в процессе регистрации. В режиме отображени ,

Ввод параметров регистрации и отображени .

Dee необходимые дл  разрешени  ввода параметров синхронизирующие и упкроме того, производитс  задание (ввод) параметров, определ ющих режим работы прибора. Эти операции выполн ютс  во врем  обратного хода луча развертки кадра, когда вывод изображени  на экран не производитс  (фиг.4а). При переходе прибора в режим регистрации производитс  загрузка подготовленных параметров, которые задают услови  проведени  регистрации (фиг.5). Параметры, определ ющие услови  отображени  данных, загружаютс  в исполнительные блоки устройства во врем  обратного хода строчной и кадровой развертки экрана (фиг.6). равл ющие сигналы формируютс  блоком 7 управлени -и на шине 18 подаютс  на вход узла 17 управлени  вводом-выводом параметров, который в свою очередь, обеспечивает подачу ко ов адреса в пам ть 16 параметров (фиг.4б) и управл ющих сигналов на узлы блока 5 ввода-вывода пара- метров (фиг,4в-м). За врем  действи  одного адреса в пам ти 16 (фиг.4в) эти сигналы обеспечивают загрузку кольцевого регистра 15 сдвига кодом параметра, считанным из пам ти 16 (фиг.4г); циклический сдвиг кода в кольцевом регистре 15 сдвига (фиг.4д); загрузку реверсивного счетчика 14 кодом, считынным из кольцевого регистра 15 сдвига (фиг.4е); запись в пам ть 16 параметров кода из реверсивного счетчика 14 (фиг.4ж). I Если во врем  выполнени  этих операций ни один из клавишей клавиатуры 11 не нажат, считанный из пам ти 16 код параметра имеетс  в конце описанного цикла без изменени , записан в ту же  чейку, из которой он считан. Затем все операции повтор ютс  с кодами параметров, считанными из других  чеек пам ти 16. Побочный прогон кодов параметров, считанных из пам ти 16, через кольцевой регистр 15 сдвига и реверсивный счетчик 14 выполн етс  один раз в каждом кадре регенерации изображени  на экране (период - 20 мс). Коды адреса пам ти 16 во врем  выполнени  указанных операций подаютс  также на схему 13 сравнени  параметров, котора  производит их сравнение с заданным на клавиатуре 1 1 кодом параметра, величину которого необходимо изменить. В результате сравнени  вырабатываетс  сигнал выбора заданного параметра (фиг.Аз), наличие которого  вл етс  одним из условий изменени  величины этого параметра при нажатии исполнительного клавиша клавиатуры 11. Во врем  циркул ции кода параметра в кольцевом регистре 15 сдвига узел управлени  вводом-выводом формирует код намера разр да параметра , который подаетс  на схему 12 сра нени  разр да параметров и сравниваетс  с кодом номера разр да, заданно го клавиатурой 11. При этом вырабатываетс  сигнал выбора заданного разр да параметра (фиг.Аи), наличие которого  вл етс  одним из условий изменени  значени  этого разр да при нажатии клавиша клавиатуры 11. Ввод или изменение параметра производитс  при нажатии соответствующего клавиша клавиатуры 11. При чажатии клавиша изменени  чис ловой величины параметра (фиг.Ак) н И совпадени  его во времени с сигна лом разрешени  ввода параметра (фиг.4з) схема 13 сравнени  параметров формирует сигнал приращени  или вычитани  (фиг.4л), который поступает на соответствующий вход реверсивного счетчика 14 и измен ет наход щийс  в нем в этот момент параметр,который затем переписываетс  в пам ть 16. Аналогичньгь1 образом при нажатии клавиша ввода разр да(фиг.4к)схема сравнени  разр да параметров при совпадении его во времени с сигналом выбора параметра (фиг.4 з) и сигналом выбора разр да параметра (фиг.4 и) формирует сигнал ввода информации (фиг.4 м), который поступает на вход последовательного ввода данных в кольцевой регистр 15 сдвига . После окончани  цикла сдвига в кольцевом регистре 15 код параметра переписываетс  через реверсивный счетчик 14 в пам ть 16. Подобные изменени  параметров могут производитьс  многократно и по всем адресам пам ти 16 параметров до тех пор, пока не устанавливаютс  все требуемые значени . По окончании процесса ввода все необходимые пара метры оказываютс  записанными в пам ти 4810 116,и их дальнейшее использование зависит от установленного режима работы прибора. Контроль записи параметров в пам ть 16 производитс  с помощью блока 4 отображени , к входу которого подключены выходы пам ти 16. Сигналы управлени , поступающие с блока 7 управлени  синхронно с установкой адреса в пам ти 16 и разверткой экрана индикатора, обеспечивают передачу кодов параметров из пам ти 16 в блок 4 отображени , где они преобразуютс  в видимое изображение известными способами. Установка режима регистрации. Преобразование подготовленных параметров в сигналы управлени  регистрацией производитс  с помощью второго буферного регист ра 8 и программируемых таймеров-делителей 9 и 10 частоты . Загрузка буферного регистра 8 и таймеров 9 и 10 подготовленными в пам ти 16 параметрами производитс  при переходе устройства в режим регистрации под действием управл ющих сигналов блока 7 управлени  (фиг.5). По сигналу подготовки режима регистрации (фиг.5н) в пам ть 16 подаютс  быстро мен ющиес  коды адресов параметров (фиг.Зо) и синхронизированные с ними сигналы загрузки буферного оегистра 8,(фиг.5п) и таймеров-делителей 9 и 10 частоты (фиг.5 р,с.). Сигналы загрузки по вл ютс  в те i моменты времени, когда на адресные входы пам ти 16 подаютс  коды адресов параметров, которые должны быть загружены в тот или иной регистр. Буферный регистр 8 используетс  дл  хранени  кодового слова запуска, по которому ведетс  поиск заданной двоичной комбинации во входном потоке сигналов. Его выходы подключены к входам схемы 6 сравнени , котора  сравнивает заданное кодовое слово с регистрируемыми сигналами, поступающими на его второй вход через буферный регистр 2f При совпадении кодов заданного слова и входной комбинации сигналов схема 6 сравнени  формирует сигнал, который может использоватьс  дл  запуска процесса регистрации (режим запуска по первому кодовому слову). При запуске от последовательности кодовых слов, которые размещаютс  в последовательно расположенных  чейках пам ти 16, при загрузке буферного регистра 8 смена адресов в пам ти 16 прекращаетс , и счетчик адресов , с помощью которого формируютс  эти кбды, останавливаетс  на адресе следующей  чейки, в которой хранитс  второе кодовое слово заданной последовательности. В этом режиме выходной сигнал схе мы 6 сравнени  используетс  не дл  запуска процесса регистрации, а дл  загрузки в буферный регистр 8 следующего кодового слова из пам ти 16 и увеличени  на единицу адреса  чейки , подаваемого на этот блок. Вновь введенное в буферный регистр 8 второе кодовое слово запуска начинает сравниватьс  с поступающими на вход схемы 6 сравнени  через буферный регистр 2 входными сигналами и при совпадении кодов схема 6 сравнени  вырабатывает сигнал, посту пающий на запуск процесса регистрации , если это слово - последнее в заданной последовательности, или же на ввод в буферный регистр 8 следующего кодового слова из записанной в пам ти 16 заданной последовательно ти кодовых слов запуска и т.д. Запуск процесса регистрации начинаетс  только после обнаружени  во входном потоке данных последнего слова из заданной последовательности. .Число таких слов в последовательности зависит только от емкости пам ти 16 параметров, а дл  их подготовки используетс  То же оборудование, что и дл  ввода одного слова. Преобразование подготовленных в п м ти 16 параметров в сигналы тактировани , в сигналы, задающие интерва лы времени задержки или предустановки , производитс  с помощью программи руемых таймеров-делителей 9 и 10 час тоты . После того, как в период подготовки регистрации (фиг.За) происходи загрузка таймеров-делителей 9 и 10 частоты по сигналам, которые форми-руютс  (фиг, 5р,с) и поступают на сх му таймера по шине 30 (фиг.2), в регистрах 22 оказываютс  записанными коды соответствующих параметров. При формировании тактирующих импульсов этот параметр определ ет коэффициент делени  исходной частоты тактового генератора, расположенного в блоке 7 управлени . В этом режиме сигналы управлени  из блока 7, поступающие по ошнам 27 и 28, обеспечивают загрузку счетчика-вычитате- , л  23 кодом параметра из регистра 22 и устанавливают коммутатор 24 в позицию , при которой на вход загрузки счетчика-вычитател  23 могут пройти сигналы с выхода блока 25 формировани  однократного импульса. Одновременно на счетный вход счетчика-вычитател  23 (шина 29) подаютс  импульсы задающей тактовой частоты от блока 7 управлени . При таком включении схема (фиг.2) работает как делитель частоты, выходом которого служит шина 26, св занна  с выходом заема счетчика-вычитател  23. К этой же шине подключен вход блока 25 формировани  однократного импульса. После того, как в результате действи  поступакшщх по шине 29 тактовых импульсов загруженное в счетчик 23 значение параметра сократитс  до нул , на выходной шине 26 по витс  сигнал , который используетс  в схеме прибора дл  тактировани  регистрации. В конце действи  этого сигнала на выходе блока 25 фор1 шруетс  импульс , который через коммутатор 24 поступает на вход загрузки счетчика 23. После новой загрузки счетчика 23 значением параметра из регистра 22 процесс повтор етс . В результате на выходной шине 26 формируетс  последовательность тактовых импульсов, частота которых в (N+1) раз ниже частоты задающего генератора (N - величина параметра, который задает частоту тактировани  и может быть подготовлен описанным образом). В тех -случа х, когда с помощью таймера необходимо отмер ть заранее заданный интервал времени, управл юдцие сигналы блока 7 устанавливают (по щине 28) коммутатор 24 в позицию , при которой на вход загрузки . счетчика 23 подаетс  сигнал управлени  с шины 27, под действием которого в счетчик 23 записываетс  код параметра из регистра 22. После этого по шине 29 на вход вычитани  счетчика 23 подаютс  им- , пульсы, по которым производитс  отсчет заданного интервала времени (дл  задержки запуска или предустановки ) . Выходной сигнал схемы по вл етс  на шине 26 после того, как 131 на вход счетчика 23 поступает заданное кодом параметра число импульсов , после чего подача счетных импульсов по шине 29 прекращаетс . Длительность интервалов, которые могут быть сформированы данной схемой , определ етс  частотой опорньгх импульсов, поступающих на счетный вход счетчика по шине 29, и заданной величиной параметра, загружаемой в счетчик-вычита1ель 23 из пам ти 16 через регистр 22. Формирование вспомогательных указателей при отображении. При отображении записанной в блок 3 пам ти данных информации те же таймеры 9 и 10 используютс  при формировании на экране изображений вспомогательных указателей-курсоров (диаграмма управл ющих сигналов дл  этого режима приведена на фиг.6). Во врем  обратного хода луча развертки строки в пам ть 16 парамет ров подаютс  последовательно мен ющи с  адреса  чеек с параметрами (фиг.6т). 25 Одновременно блок 7 управлени  форм рует сигналы загрузки таймеров 9 и 10 (фиг,6 у,ф), которые подаютс  на шины 30 (фиг.2) и обеспечивают запись в регистры 22 заданных параметров . Выбор параметра дл  записи в регистр 22 определ етс  временем по влени  сигнала загрузки на шинах 30 (фиг.2 и 6 у,ф). Вслед за этим коммутатор 24 уста навливаетс  в позицию, при которой на вход загрузки счетчика-вычитател 23 подключаетс  входна  шина 27, и сигналом из блока 7 управлени  соде жимое регистра 22 перезаписываетс  в счетчик-вьгчитатель 23. Как только луч развертки выходит на начало рабочей части стр.оки (фиг. 6) на вычитающий вход счетчика 23 (шина 29) начинают поступать тактовые импульсы развертки строки, последовательно уменьшающие величину записанного в счетчик параметра. Когда она станет равной нулю, на выходе заема счетчика 23 (шина 26) по вит с  сигнал, который подаетс  на схе отображени  и формирует на экране изображение свет щейс  точки. Совокупность таких точек во всех строка развертки экрана образует вертикаль ную линию курсор, который может быть использован дл  сопоставлени  временных диаграмм сигналов, заре8 гистрированных по различным каналам устройства. Измен   величину параметра, определ ющего позицию курсора на экране, можно вывести его в любую заданную точку экрзла и с помощью блока 4 отображени  определить числовое значение его горизонтальной координаты. Комбиниру  значени  параметров, загружаемых в таймеры 9 и 10, частоту и врем  подачи тактирующих импульсов на вычитающие входы счетчиков 23, можно формировать изображени  двух независимо управл емых курсоров, с помощью которых можно измер ть интервалы времени между событи ми на временной диаграмме (фиг.6 ч,ш), изображени  вертикального и горизонтального курсора (перемещаемые оси координат ) , и т.д. Эти же схемы позвол ют формировать изображени  указателей при выводе на экран логических таблиц - в виде инверсии  ркости выделенного слова состо ни  входных шин. Управление перемещением этого указател  и определение его текущей позиции производитс  аналогично. Одной из особенностей схемы предлагаемого устройства  вл етс  многофункциональное использование реверсивного счетчика 14, который обеспечивает установку числовой величины параметров при вводе. Кроме того, работает в качестве счетчика адресов блок 3 пам ти, как при регистрации состо ний входных шин, так и при отображении записанных данных. Подобное использование реверсивного счетчика 14 обеспечиваетс  как жестким распределением времени его работы, так и предлагаемой схемой включени . Дл  ввода параметров используетс  врем  обратного хода луча развертки кадра (фиг.4а,б). При отображении информации, котора  производитс  во врем  развертки рабочей части экрана (фиг.4 а), реверсивный счетчик 14 работает как счетчик адресов блока 3 пам ти данньос. Импульсы счета адресов пам ти поступают на этот счетчик из блока 7 управлени  через шину 18 управлени  и элемент ИЛИ 21. Начальный адрес отображени  данных; из блока 3 пам ти может быть задан одним из . параметров, xpaни fыx в пам ти 16 и загружаемых в счетчик 14 перед началом развертки кадра. Мен   ,-величину этого параметра (или начальнь{й адрес  чейки, содержимое которой выводитс  на отображение), можно сдв гать изображение на экране, что необ ходимо дл  просмотра всего содержимого блока 3 пам ти в тех случа х, когда емкость экрана не допускает одновременного просмотра всего объема блока 3 пам ти. При установке режима регистрации состо ний входных шин отображение данных из блока 3 пам ти запрещаетс  и реверсйвньй счетчик 14 работает как счетчик адресов блока 3 пам ти под управлением сигналов тактировани  регистрации, поступающих из блока 7 управлени  через шину 18 и элемент ИЖ 21. В этом режиме наличи св зи реверсивного счетчика 14 с пам тью 16 параметров позвол ет в процессе регистрации фиксировать нек торые адреса блока 3 пам ти с тем, чтобы затем использовать их в режиме отображени  (подобна  фиксаци  адресов необходима дл  реализации режима предустановки, при которой ре гистрируютс  и вывод тс  на отображе ние состо ни , предшествующие сигналу запуска). Процесс регистрации данных, которые поступают с входных шин 1 через буферный регистр 2 на блок 3 пам ти данных, заканчиваетс , как правило, после заполнени  всей емкости пам ти Сигнал расшифровки предельного адрес блока 3 пам ти прекращает процесс ре гистрации и переводит устройство в режим отображени . В этом режиме записанна  в блоке 3 пам ти данных информаци , а также содержимое пам ти . 16 параметров, выводитс  на экран индикатора с помощью блока 4 отображени  известными методами. В предртавленной блок-схеме (фиг. 3) выход задающего генератора 31, который обеспечивает тактовое питание прибора, соединен с входом счетчика 32 синхронизации, выходы которого подключены к входам дешифратора 33 управл ющих сигналов. Выход схемы 6 сравнени  (фиг,1) по шине 41 подключаетс  к первому входу схемы И 35,второй вход которой соединен с выходом триггера 38 разрешени  запуска, а вы ход - с первым входом блока 36 переключени  режимов. Выходы таймеров-делителей 9 и 10 частоты (фиг.1) по шинам 49 и 50 подключены к второму и третьему вход блока 36 переключени  режимов, а вых ды этого блока соединены с первым входом формировател  34 тактов записи , входами запуска и гашени  триггера 37 регистрац1Л1, причем сигнал гашени  подаетс  также на триггеры подготовки 39 и разрешени  запуска 38. Выходы триггера 37 регистрации подключены к первому управл ющему входу дешифратора 33 управл ющих сигналов и второму входу формировател  34 тактов записи. Выходные шины дешифратора 33 подключаютс  к входам тактировани  таймеров-делителей 9 и 10 частоты (шина 42), входу разрешени  записи в первый буферный регистр 2 (шина 43) входу синхронизации блока 4 отображени  (шина 44), входу синхронизации блока 5 ввода-вывода параметров (шина 45), входам загрузки второго буферного регистра 8 и таймеров-делителей 9 и 10 частоты (шина 46), входу блокировки включени  триггера 38 разрешени  запуска, третьему входу формировател  34 тактов записи. Выходные шины формировател  34 тактов записи подключаютс  к входу управлени  записью в блок 3 пам ти (шина 47) и счет ному входу реверсивного счетчика 14 (шина 48) через элемент ИЛИ 21. Узел 40 задани  режимов соединен с входом запуска триггера 39 подготовки , четвертым входом блока 36 переключени  режимов и вторым управл ющим входом дешифратора 33 управл ющих сигналов. Выход триггера 39 подготовки соединен с входом включени  триггера 38 разрешени  запуска и третьим управл кмцим входом дешифратора 33 управл ющих сигналов. Задание режима работы устройства производитс  переключател ми узла 40, которые подают необходимые сигналы на блок 36 переключени  режимов и дешифратор 33 управл ющих сигналов. В режиме отображени  эти сигналы обеспечиют запрет записи входной информации с шины 1 в первый буферный регистр 2 (шина 43), блокировку триггера 38 разрешени  запуска, подачу синхросигналов на блок 4 отображени  (шина 44) и блок 3 пам ти (через формирователь 34 тактов, щины 47 и 48, реверсивный счетчик 14), а также на блок 5 ввода-вывода параметров (шина 45), загрузку и тактирование таймеров-делителей 9 и 10 частоты (шина 46) в соответствие с временными диаграммами (фиг.4 и 6). 17 В этом режиме пользователь имеет возможность изучать записанную в бл ке 3 пам ти и отображаемую на блоке 4 информацию, с помощью блока 5 да-вывода параметров смещать эту ин формацию на экране, вводить и перемещать по экрану различного рода вспомогательные указатели и, наконец , вести подготовку параметров дл  следующего сеанса регистрации данных. Перевод устройства в режим регистрации производитс  при нажати клавиша на узле 40 задани  режимов, которое приводит к включени  тригге ра 39 подготовки. При включенном триггере 39 подго товки дешифратор 33 управл ющих сиг налов прекращает режим отображени  и формирует серию сигналов (фиг.5), которые обеспечивают загрузку второ го буферного регистра 8 и таймеровделителей 9 и 10 частоты ранее подготовленными параметрами режима регистрации . Вслед за зтим разрешаетс запись входной информации в первый буферный регистр 2 и включаетс  три гер 38 разрешени  запуска. Включение этого триггера открывает путь прохождени  сигнала запус ка, который формируетс  схемой 6 сравнени  (фиг.1)и через шину 41, схему И 35 поступает на блок 36 переключени  режимов и в зависимост от его установки либо сразу же проходит на включение триггера 37 регистрации, либо его прохождение задерживаетс  на врем , которое определ етс  одним из таймеров 9 или 10 (соответствующий сигнал по вл етс  на шине 49 или 50), При включении триггера 37 регист рации формирователь 34 тактов запи48 18о си начинает подавать сигналы управлени  записью в блок 3 пам ти (шина 47) и сигналы смены адресов в реверсивном счетчике 14 (шина 48). Частота поступлени  этих сигналов определ етс  текущей установкой одного из таймеров-делителей 9 или 10 частоты, котора  производитс  в период подготовки режима регистрации. Выходные сигналы этого таймера через блок 36 переключени  режимов подаютс  на вход формировател  34 тактов записи. Регистраци  данных, которые поступают на вход записи в бЛок 3 пам ти с входной шины 1 через первый буферный регистр 2, продолжаетс  до тех пор, пока блок 36 переключени  режимов не сформирует сигнал окончани  регистрации, которьм подаетс  на гашение триггеров 37-39, чем переводит анализатор в режим отображени  и позвол ет оператору ознакомитьс  с результатами регистрации. Таким образом, предлагаемое устройство обеспечивает более широкие, по сравнению с известным,функциональные возможности регистрации и анализа цифровой информации, допускает более широкий диапазон изменени  частоты регистрации, имеет больше возможностей по организации режима запуска с предустановкой, позвол ет запускать процесс регистрации от заданной последовательности кодовьгх слов. Кроме того , основной механизм ввода, хранени  и отработки параметров позвол ет выводить на экран индикатора вспомогательнь е указатели, перемещать их в заданном направлении, смещать визуальное изображение на экране и т.д.

Csj Га - l

- Vj- V V5f

b- Чз

V

Фиг. 5

фиг. 6

Claims (3)

1, УСТРОЙСТВО ДЛЯ АНАЛИЗА ЛОГИЧЕСКИХ СОСТОЯНИЙ, содержащее первый буферный регистр, выход которого подключен соответственно к первым входам схемы сравнения и блока памяти данных, выход которого подключен к первому входу блока отображения, выход схемы сравнения соединен с первым входом блока управления, вЬ1ход которого связан с входом первого буферного регистра, со вторым входом блока памяти данных и вторым входом блока отображения, а также блок ввода- вывода, содержащий узел управления вводом-выводом параметров и клавиатуру, отличающееся тем, что, с целью расширения его функциональных возможностей за счет последовательного и параллельного ввода данных и повышения его надежности^в него введены второй буферный регистр, программируемые таймеры-делители частоты, кроме того, в блок ввода-вывода введены память параметров, кольцевой регистр сдвига, реверсивный счетчик, элемент ИЛИ, схема сравнения разряда параметров, схемд сравнения параметров, первые входы таймеров-делителей частоты, второго буферного регистра, элемента ИЛИ и вход .узла управления вводом-выводом параметров подключены к выходу блока управления, вторые входы таймеров-делителей частоты, второго буферного регистра и третий вход ,блока отображения, подключены к выходу памяти параметров, выход второго буферного регистра подключен ко второму входу схемы сравнения, а выходы программируемых таймеров-делителей частоты подключены соответственно ко второму и третьему входам блока управления, кроме того, выход узла управления вводом-выводом параметров связан с первыми входами схе- § мы сравнения параметров, схемы сравнения разрядов параметров, памяти параметров, кольцевого регистра сдвига, реверсивного счетчика и с входом клавиатуры, выход которого связан со вторыми входами схемы сравнения параметров и схемы сравнения разрядов параметров, выход которой связан со вто ^>ым входом кольцевого регистра сдвига, первый выход схемы сравнения параметров подключен к третьему входу схемы сравнения разрядов параметров и второму входу элемента ИЛИ, выход которого соединен со вторым входом реверсивного счетчика, второй выход схемы сравнения параметров подключен к третьему входу реверсивного счетчика, выход которого соединен со вторым входом памяти параметров, выход которой подключен к третье му входу кольцевого регистра сдвига, выход которого подключен к четвертому входу реверсивного счетчика, выход которого подключен к третьему входу блока памяти данных.

2. Устройство по π. 1 , отличающееся тем, что каждый программируемый таймер-делитель частоты содержит коммутатор сигналов, выход которого подключен к первому входу счетчика-вычитателя, выход которого является выходом программируемого таймера-делителя частоты, выход счетчика-вычитателя соединен с входом блока формирования однократного импульса, выход которого соединен с первым входом коммутатора сигналов, второй и третий входы коммутатора сигналов являются первыми входами программируемых таймеров-делителей частоты, второй вход счетчика- вычитателя является вторым входом программируемого таймераделителя частоты, вход буферного регистра является третьим входом программируемого таймера-делителя частоты, выходы буферного регистра подключены к входам счетчика-вычитателя.

3. Устройство по п.1, отличающееся тем, что блок управления содержит счетчик синхронизации, вход которого подключен к выходу задающего генератора, а выходы подключены к дешифратору управляющих сигналов, ^первый вход элемента И является первым входом блока управления, второй вход элемента И подключен к выходу триггера разрешения запуска, а выход подключен к первому входу блока переключения режимов, второй и третий вхо ды которого являются соответственно вторым и третьим входами блока управления, первый и второй выходы блока переключения режимов подключены соответственно к первому и второму _Л входам триггера регистрации, второй выход блока переключения режимов подключен также к первым входам триггера разрешения запуска и триггера подготовки, первый выход триггера регистрации подключен ко второму входу дешифратора управляющих сигналов, второй вход триггера разрешения запуска соединен с первым выходом дешифратора управляющих сигналов и первым входом формирователя тактов записи, выход которого является выходом блока управления, второй и третий входы формирователя тактов записи подключены соответственно ко второму выходу триггера регистрации и к третьему выходу блока переключения режимов, четвертый вход которого подключен к выходу узла задания режимов и к третьему входу дешифратора управляющих сигналов, второй, третий, четвертый, пятый и шестой выходы которого являются выходом блока управления, четвертый вход дешифратора управляющих сигналов подключен к выходу триггера подготовки и третьему входу триггера разрешения запуска, второй вход триггера подготовки подключен ко второму выходу узла задания режимов.