Изобретение относитс к радиотехнике и может использоватьс в радиопередающей , радиоприемной технике и синтезаторах частот. Известен частотно-фазовый детекто содержащий два триггера, предназначенных дл каждого из двух сравнивае мых сигналов, имеютс также цепи дл установки триггеров в состо ние логической единицы на врем , пропорциональное разности частот и фаз сиг налов. Это напр жение логической еди ницы усиливаетс и фильтруетс . Однако данный частотно-фазовый де тектор имеет недостаточное подавление помех на своем выходе, вызванных импульсными помехами на выходе первого и второго триггеров в зависимос ти от соотношени частот и фаз вхо ных сигналов. Наиболее близким техническим реше нием к предложенному вл етс частот но-фазовый детектор, содержащий дифференциальный усилитель, два D-триггера и элемент И-НЕ, входы которого соединены с пр мыми выходами D -триг геров, в выход - с входами RD -триг геров, при этом D входы D -триггеров соединены с источником логической 1, входы синхронизации) -триг геров вл ютс входами частотно-фазового детектора, а выход дифференциального усилител вл етс выходом частотно-фазового детектора 2 Однако известный частотно-фазовый детектор имеет также недостаточное подавление помех на выходе. Цель изобретени - уменьшение уровн помех в выходном сигнале во всех режимах работы. Цель достигаетс тем, что в .частотно-фазовый детектор, содержащий дифференциальный усилитель, два Dтриггера и элемент И-НЕ, входы которого соединены с пр мыми выходами D триггеров, а выход - с входами RDтриггеров , при этом fl входы 1)-триггеров соединены с источником логической 1, входы синхронизации Dтриггеров вл ютс входами частотнофазового детектора, а выход дифферен циального усилител вл етс выходом частотно-фазового детектора, введены два Элемента И и два блока задержки, причем пр мые выходы каждого D -триг гера через соответствующий элемент И соединены с входами дифференциального усилител , а второй вход каждого элемента И через соответствующий блок задержки соединен с инверсным выходом соответствующегоD -триггера. На фиг. 1 приведена структурна электрическа схема предложенного частотно-фазового детектора; на фиг. 2 - временные диаграммы его работы . Частотно-фазовый детектор содержит два) -триггера 1 и 2, элемент И-НЕ 3, дифференциальный усилитель 4, два элемента И 5 и 6, блоки 7 и 8 задержки, источник § логической 1. Частотно-фазовый детектор работает следующим образом. На входы синхронизацииО-триггеров 1 и 2 поступают соответственно перва и втора импульсные последовательности , причем если частота ij следовани первой импульсной последовательности больше частоты fj второй импульсной последовательности, тогда первый импульс частоты f перебросит Р-триггер 1 в единичное состо ние, при этомD-триггер 1 становитс нечувствительным к последующим импульсам частоты до прихода первого импульса частоты iv нар -триггер 2, который под воздействием этого импульса переброситс в единичное состо ние . Далее в элементе И 6 осуществл етс операци логичес1 ого умножени напр жени на выходе D -триггера 1 и выходе блока 8 задержки. После прихода первого импульса частоты i, на выходе D -триггера 2 по вл етс напр жение на врем , определ емое временем задержки в D-триггере 2 и элементе И-НЕ 3, которое также поступает на схему логического умножени , состо щую из блока 7 задержки и элемента И 5 , но не проходит на ее выход , так как коэффициент передачи рхемы логического умножени равен нулю дл задержек, меньших или равных сумме задержек в D -триггере 2 и , менте И-НЕ 3. По вление напр жени на пр мом выходе D триггера 2 открывает схему сброса, принудительно устанавливающую D -триггеры 1 и 2 в исходное нулевое состо ние. Таким образом, на выходе элемента И 6 образуетс напр жение, пропорциональное разности частот и фаз сравниваемых сигналов, а на выходе элемента Л5 образуетс напр жение логического нул . Далее эти напр жени усили-j, ваютс и фильтруютс .в дифференциальном усилителе 4. Работа частотно-фазового детектора в случае f б 2аналогична случаю ii i-i с той лишь разницей, что напр жение , пропорциональное разнице частот и фаз, по вл етс на выходе элемента И5, а напр жение логического нул на выходе элемента Иб, Таким образом, при, f 2 и,6 ig длительность импульса на.выходах соответственно элементов Иб и ИЗ равна(т+и1/, где п - целое число периодов частоты , укладывающихс в случае г12 на периоде частотьГ i , или число периодов частоты i укладывающихс на периоде частоты 1 в случае i fg и характеризует разность фаз сигналов. В случаеi.i-, . На фиг 4 2 приведены временные диа грамкш, по сн ющие работу частотнофазового детектора при i, 1,. Здесь V и Vj - напр жени на входе первого и второго D -триггеров 1 и 2 соответственно; V- ,V и Vj - напр жени соответственно на пр мом выходе Dтриггера 1, выходе блока 8 задержки и элементе H6;Yg,V7 Vg - напр жеНИН соответственно на пр мом выходе В-триггера 2, выходе блока 7 задержки и элементе И 5. Напр жение помех на JBentofle частот но-фазового детектора относительно выхода D -триггера 2 при i г tg определ етс соотношением дл прототипа V rVn -К Vn.,(,,.B где УП, - амплитуда импульсной помехи на выходеР -триггера 2; Ко - коэффициент усилени дифференциального усилител 4 на частоте СО 0; Е - выходное сопротивление дифференциального усилител 4; RJ - сопротивление фильтра дифференциального усилител 4; С - емкость фильтра дифференциального усилител 4. При f 1 6 i2 напр жение помехи на выходе частотно-фазового делител от D-триггера 1 определ етс аналогично Дл частотно-фазового детектора со схемой логической защиты напр жение помехи на выходе частотно-фазового детектора определ етс соотношением Up,C-5 RexCn-S V -V к . c.RgJ ( где К, - коэффициент передачи схемы логической защиты, состо щей из блока задержки и элемента, И на выходе Dтриггеров 1 и 2; R - входное сопротивление дифференциального усилител 4; Сц- паразитна емкость с выхода D -триггера на вход дифференциального усилител 4. Поскольку длительность помехиVD равна 1 (ил где2г - задержка в Dтриггере ид - задержка в схеме сброса ) , то К 0 при 111, L, 4(2 гдеtj задержка импульсов в блоке задер нси, тогда Vn 1 R Ом -уГ- 1+ё--ГТ С,2. п «ах-п МГц. Таким образом, использование предложенного устройства позвол ет существенно уменьшить уровень помех на выходе частотно-фазового детектора . По сравнению с базовымобъектом в изобретении осуществл етс дополнительна логическа обработка помех до выходного фильтра усилител , что позволило снизить уровень помех на выходе частотно-фазового детектора примерно в 79 раз, не уменьша полосы пропускани частотно-фазового де ктора .