соединена с входом ширютно-импульсного модул тора, дополнительный выход которого через формирователь импульса подключен к входу триггера , пр мой выход которого соединен с управл ющими входами первого и четвертого ключей, а инверсный выход -триггера соединен с управл ющими входами второго и третьего ключей , втора обкладка второго запоминающего конденсатора через четвертый повторитель напр жени подключена к вторым выводам п того элемента с дискретно-управл емой проводимостью , четвертого дополнительного масштабирующего резистора и к входу второго фазоинвертора, выход которого соединен с вторым выводом второго масштабирующего резистора .connected to the input of a pulse-width modulator, whose auxiliary output through a pulse shaper is connected to the trigger input, the direct output of which is connected to the control inputs of the first and fourth keys, and the inverse output of the trigger and second keys, second the lining of the second storage capacitor is connected via the fourth voltage follower to the second terminals of the fifth element with discretely controlled conductivity, the fourth additional scaling cut Storey and to the input of a second phase inverter whose output is coupled to a second terminal of the second scaling resistor.
Изобретение относитс к электрическим вычислительным устройствам и может быть использовано в аналоговы вычислительных машинах. Известно устройство, предназначе ное дл умножени и делени широтно-модулированных сигналов, содержащее импульсные делители напр жени , масштабный усилитель и сумматор 1 . Недостаток устройства -г невысока точность работы. Наиболее близким к предлагаемому вл етс множительное устройство ши ротно-модулированных сигналов, содержа11 Йё етыре дискретно-управл емые арйводимости, соединенные по мо товой схеме, к первым выходам перво и второй дискретно-управл емой проводимости подключен выход источника опорного напр жени , .второй вывод первой дискретно-управл емой провод мости соединен с шиной нулевого потенциала через первый сглаживающий конденсатор и через цепь, состо щую из параллельно соединенных первого масштабного резистора и последовательно соединенных второго масштабного резистора и ключа, второй вывод второй дискретно-управл емой проводимости соединен с шиной нулевого потенциала через второй сглажи вающий конденсатор, а также с первы входом дифференциального усилител , второй вход которого соединен с втоилм выводом первой дискретно-управл емой проводимости, выход диф ференциального усилител черев широтно-импульснйй модул тор подключе к управл ющим входам четвертой дискретно-управл емой проводимости и ключа, управл ющие входы первой, вто рой и третьей дискретно-управл емых проводимостей вл йте входами устройства , выходом которого вл етс выход широтно-импульсного модул тора 2 . , Недостатком известного устройств вл етс низкое быстродействие, св ь занное с необходимостью фильтрации сигналов апериодическим звеном первого пор дка. Цаль изобретени - повышение быстродействи . Цель достигаетс тем, что в известное множительно-делительное устройство широтно-модулированных сигналов, содержащее широтно-импульсный модул тор, источник опорного напр жени , выход которого подключен к первым выводам первого и второго элементов с дискретно-управл емой -проводимостью, второй вывод второго элемента с дискретно-управл емой проводимостью через третий элемент с дискретноуправл емой проводимостью соединен с шиной нулевого потенциала, второй вывод первого элемента с дискретно-управл емой проводимостью через четвертый элемент с дискретно-управ.л емой проводимостью и первый масштабирующий резистор подключен к шине нулевого потенциала, п тый элемент с дискретно-управл емой проводимостью , второму выводу первого элемента с дискретно-управл емой проводимостью подключен первый вывод второго масштабирующего резистора, iпервый и второй запоминающие кон{денсаторы , первые обкладки которых соединены с шиной нулевого потенхщала , выходширотно-импульсного модул тора вл етс выходом устройства и соединен с управл щими входами четвертого и п того элементов с дискретно-управл емой проводимостью , управл ющие входы первого, третьего и второго элементов с дискретно-управл емой проводимостью вл ютс соответственно входами первого и второго сигналов-сомножителей и входом сигнала-делител , введены два интегратора, четыре повторител напр жени , два фазоинверхора , четыре- ключа, формирователь импульса, триггер и четыре дополнительных масштабирующих резистора , причем второй В1лвод второго элемента с дискретно-управл емой про водимостью соединен с входом первого повторител напр жени , выход которого подключен к первому выводу первого дополнительного масштабирующего резистора, второй вьшод которого соединен с первым выводом второго дополнительного масштабирующего резистора и через первый ключ |с входом первого интегратора, выход которого через второй ключ соединен с второй обкладкой первого запоминающего конденсатора, второй вывод первого элемента с дискретно-управл емой проводимостью подключен к входу второго повторител напр жени выход которого соединен с первым выводом третьего дополнительного масштабирующего резистора и через первый фазоинвертор - с вторым выводом второго дополнительного маештабирующего резистора, второй вывод третьего дополнительного масштабирующего резистора соединен с первыми выводами п того элемента с дискретно-управл емой проводимостью и чет-. вертого дополнительного масштабирующего резистора, а через третий ключ подключен к входу второго интегратора , выход которого через четвертый ключ подключен к второй обкладке вто рого запоминающего конденсатора, втора обкладка первого запоминающего конденсатора через третий повторитель напр жени соединена с входе широтно-импульсного модул тора ,, дополнительный выход которого через формирователь импульса подключен к входу триггера, пр мой выход которого соединен с управл ющими входами первого и четвертого ключей а инверсный выход триггера соединен с управл ющими входами второго и третьего ключей, втора обкладка второго запоминающего конденсатора через четвертый повторитель напр жени псдключена к вторым выводам п того элемента с дискретно-управл емой проводимостью, четвертогр дополнительного масштабирующего резистора и к вхрду второго фазоинвертора, выход которого соединен с вторым выводом второго масштабирующего резистора . На чертеже изображена функционал на схема предложенного множительно-делительного устройства широтномодулированных сигналов, где обозна чены первый, второй, третий, четвер тый и п тый элементы с дискретноуправл емой проводимостью 1, 2, 3, и 5, первый и второй масштабирующие резисторы 6 и 7, широтно-импульсный модул тор 8, первый и второй запоми нающие конденсаторы 9 и 10, первый, второй, третий и четвертый повторители напр жени 11, 12, 13 и 14, пе вый и второй фазоинверторы 15 и 16, первый и второй интеграторы 17 и 18, первый, второй, третий и четвертый ключи 19, 20, 21 и 22, триггер 23, формирователь импульса 24, первый, второй, третий и четвертый дополнительные масштабирующие резисторы 25, 26, 27 и 28, шина нулевого потенциала 29, вход первого сигнала-сомножител 30, вход сигнала-делител 31, вход второго сигнала-сомножител 32, выход 33, Множительно-делительное устройство широтно-модулированных сигналов работает следующим образом. 11реобразование сигналов производитс циклически за два периода широтно-импульсного сигнала. В первом периоде производитс определение разности средних значений напр жений, действующих на входах первого и второго повторителей напр жени 11 и 12, которое во втором периоде за-поминаетс и преобразуетс в приращение относительной длительности выходных.импульсов, Кроме того, в первом периоде производитс определение среднего значени напр жени , действующего на выходе второго повторител 12, и его функциональное преобразование, которое во втором периоде запоминаетс . Первый, второй, третий и четвертый ключи 19, 20, 21 и 22 работают в противофазе по сигналам триггера 23, измен ющего свое состо ние каждый период широтно-импульсного сигнала от формировател импульса 24, функциональный состав которого определ етс широтно-импульсным модул тором 8. Например, если в широтно-импульсном модул торе 8 есть сигнал треугольной или пилообразной формы, то формирователь импульсов 24 выполн етс в виде компаратора. На управл ющие входы первого, второго и третьего элементов с дискретно-управл емой проводимостью 1, 2 и 3, каждый из которых может быть выполнен в виде последовательно соединенных ключа и резистора, поступают сигналы с входов 30, 31 и 32. Выходной сигнал широтно-импульсного .модул тора 8 управл ет четвертым и п тым элементами с дискретно-управл емой проводимостью 4 и 5. Средние значени проводимостей пропорциональны относительным длительност м широтно-импульсных сигналов. При этом изменение длительности управл ющих широтногимпульсных сигналов приводит к пропорциональному изменению проводимостей первого, второго и третьего плеч моста, что вызывает изменение средних значений напр жений на вторых выводах первого и второго элементов с дискретно;управл емой проводимостью 1 и 2.Эти напр жений соответственно через вто рой повторитель 12, первый фазоинве тор 15 и второй дополнительный масштабирующий резистор 26 и первый по торитель 11 и первый масштабирующий резистор 25 поступают через первый ключ 19 на вход первого интегратора 17. Выходное напр жение первого инте ратора 17 через второй ключ 20, пер вый запоминающий конденсатор 9 и третий повторитель напр жени 13 поступает на вход широтно-импульсного модул тора 8, выходной сигнал которого подаетс на управл ющие вх ды четвертого и п того элементов с управл емой проводимостью 4 и 5, обеспечива автоматическое сведение его баланса, т.е. выравнивание средних посто нных составл ющих напр жений на вторых выводах первого и второго элементов с дискретно-управл емой проводимостью 1 и 2 При этом на выходе 33 формируетс широтно-импульсный сигнал, относит на продолжительность которого рав (на - ( Л 82 ) где в , ©2 относительные про сигйалов с входов 3 должительности 31, 32. Предположим, что в установившемс режиме в первый период широтноимпульсного сигнала первый и четвертый 19 и 22 замкнуты, а второй и третий ключи 20 и 21 разомкнуты , тогда напр жение на выходе первого интегратора 17 у . J х. i среднее значение напр жени на втором выводе первого элемента с дискретно-управл емой пров од имос тью 1; среднее значение напр жени на втором выводе второго элемента с дискретно-управл емой проводимостью 2; выходное напр жение первого интегратора 17 в мо мент замыкани первого ключа 19; - значени сопротивлений первого и второго .дополнительных масштабирующих резисторов 25 и 26; С - величина емкости конденсатора первого интеграто- тора 17. Напр жение на выходе второго интегратора 18 посто лно, так как третий ключ 21 разомкнут. В конце первого интервала выходное напр жение первого интегратора 17 равно I 9cpt, Udcpi, R25C, где t - врем периода широтно-импульсного сигнала. По услови м установившегос режи- . ма средние значени напр жений по выражению (3) равны между собой при условии равенства знаменателей первых двух членов этого напр жени , поэтому выходные напр жени первого интегратора 17 в конце первого интервала и в момент замыкани первого ключа 19 равны. Во втором периоде широтно-импульсного сигнала первый и четвертый ключи 19 и 22 разомкнуты, а второй и третий ключи 20. и 21 замкнуты, а значени выходного широтно-импульсного сигнала в первом и втором тактах равны между собой. Поэтому напр жение на выходе широтно-импульсного модул тора 8 посто нно , т.е. не имеет пульсаций, В переходном процессе предложенное множнтельно-делительное устройство широтно-мсдулированных каналов представл ет собой след щую систе1уу, выходное напр жение которой измен етс в эавнсимости 6т изменени входных сигналов согласно формуле (1). В зависимости от выбора величины емкостей конденсаторов, вход - щих в состав первого и второго интеграторов 17 и 18, Может быть получен монотонный или колебательный переходный процесс с временем дости жени установившегос процесса при качкообразном изменении одного из ходных сигналов/ достигакодий нескольо периодов широтно-импульсного игнала. Таким образом, по сравненюо с устойством-прототипом предложенное устойство обладает более высоким быстодействием .The invention relates to electrical computing devices and can be used in analog computing machines. A device for multiplying and dividing the width-modulated signals is known, which contains pulsed voltage dividers, a large-scale amplifier and an adder 1. The disadvantage of the device is low accuracy. The closest to the proposed one is a multiplying device of widely modulated signals, containing 11 four discretely controlled aristries, connected by a winding circuit, to the first outputs of the first and second discretely controlled conductance, the output of the voltage source, the second output the first discretely controlled wire is connected to the zero potential bus through the first smoothing capacitor and through a circuit consisting of the first scale resistor connected in parallel and in series The second output of the second discrete controlled conductivity is connected to the zero potential bus through a second smoothing capacitor, and also to the first input of a differential amplifier, the second input of which is connected to the output terminal of the first discrete controlled conductivity, the output diff of a potential amplifier through a pulse-width modulator connected to the control inputs of the fourth discrete-controlled conductivity and key, the control inputs of the first, second and third discrete-control the claimed conductivities is yte input device, the output of which is the output of the pulse width modulator 2. A disadvantage of the known devices is the low speed associated with the need to filter signals by the aperiodic link of the first order. The invention is the speed increase. The goal is achieved by the fact that, in a known multiplying-dividing device of width-modulated signals, containing a pulse-width modulator, a reference voltage source, the output of which is connected to the first terminals of the first and second elements with discrete-controlled-conductivity, the second terminal of the second element with discrete-controlled conductivity through the third element with discretely-controlled conductivity connected to the zero potential bus, the second output of the first element with discrete-controlled conductivity through even The discrete-controlled conductance element and the first scaling resistor are connected to the zero potential bus, the fifth element with discrete-controlled conductance, the second output of the first element with discrete-controlled conductivity, the first output of the second scaling resistor, the first and the second storage capacitors {capacitors, the first plates of which are connected to the zero potential bus, the output pulse-width modulator is the output of the device and is connected to the control inputs of the fourth and fifth elements with discretely controlled conductivity, the control inputs of the first, third and second elements with discretely controlled conductivity are respectively the inputs of the first and second multiplier signals and the input of the signal divider, two integrators, four voltage followers, two phase overlays are introduced , four keys, a pulse shaper, a trigger and four additional scaling resistors, the second input of the second element with discretely controlled conductance connected to the input of the first repeater on p the output of which is connected to the first output of the first additional scaling resistor, the second output of which is connected to the first output of the second additional scaling resistor and through the first key | to the input of the first integrator, the output of which is connected to the second plate of the first storage capacitor through the second switch the first element with discretely controlled conductivity is connected to the input of the second voltage repeater, the output of which is connected to the first output of the third additional the scaling resistor and through the first phase inverter with the second output of the second additional masturbating resistor, the second output of the third additional scaling resistor is connected to the first terminals of the fifth element with discrete-controlled conductivity and even. the third resistor is connected to the input of the second integrator, the output of which via the fourth switch is connected to the second plate of the second storage capacitor, the second cover of the first storage capacitor is connected via the third voltage follower to the input of the pulse-width modulator ,, additional the output of which through the pulse shaper is connected to the trigger input, the direct output of which is connected to the control inputs of the first and fourth keys and the inverse you the trigger stroke is connected to the control inputs of the second and third keys, the second lining of the second storage capacitor is connected via the fourth voltage follower to the second terminals of the fifth element with discretely controlled conductivity, a quarter of the additional scaling resistor and the second phase inverter, the output of which is connected to the second output of the second scaling resistor. The drawing shows a functional for the scheme of the proposed multiplying-dividing device of latitude-modulated signals, where the first, second, third, fourth and fifth elements with discretely controlled conductance 1, 2, 3, and 5, the first and second scaling resistors 6 and 7 are indicated. , pulse-width modulator 8, first and second memory capacitors 9 and 10, first, second, third and fourth voltage followers 11, 12, 13 and 14, first and second phase inverters 15 and 16, first and second integrators 17 and 18, first, second, third and fourth cells Yuchi 19, 20, 21 and 22, trigger 23, pulse shaper 24, first, second, third and fourth additional scaling resistors 25, 26, 27 and 28, zero potential bus 29, input of the first signal-multiplier 30, signal-divider input 31, the input of the second signal multiplier 32, output 33, the multiplier-separating device of the width-modulated signals operates as follows. The signal is converted cyclically over two periods of a pulse-width signal. In the first period, the difference between the average values of voltages acting on the inputs of the first and second voltage followers 11 and 12 is determined, which in the second period is remembered and converted into an increment of the relative duration of the output pulses. In addition, in the first period the average is determined the value of the voltage acting at the output of the second repeater 12, and its functional transformation, which is remembered in the second period. The first, second, third, and fourth switches 19, 20, 21, and 22 operate out of phase according to the signals of the trigger 23, which changes its state each period of the pulse width signal from the pulse former 24, whose functional composition is determined by the pulse width modulator 8 For example, if in a pulse-width modulator 8 there is a triangular or sawtooth-shaped signal, then pulse generator 24 is implemented as a comparator. The control inputs of the first, second and third elements with discrete-controlled conductance 1, 2 and 3, each of which can be made in the form of a series-connected switch and a resistor, receive signals from inputs 30, 31 and 32. The output signal is latitude the pulse modulator 8 controls the fourth and fifth elements with discrete-controlled conductance 4 and 5. The average values of the conductances are proportional to the relative durations of the pulse-width signals. In this case, a change in the duration of the control pulse width signals leads to a proportional change in the conductances of the first, second and third arms of the bridge, which causes a change in the average values of the voltages on the second terminals of the first and second elements with discretely controlled conductance 1 and 2. These voltages, respectively, the second repeater 12, the first phase inverter 15 and the second additional scaling resistor 26 and the first torus 11 and the first scaling resistor 25 are fed through the first switch 19 to the input of the the integrator 17. The output voltage of the first integrator 17 through the second switch 20, the first storage capacitor 9 and the third voltage follower 13 are fed to the input of the pulse-width modulator 8, the output of which is fed to the control inputs of the fourth and fifth elements with controlled conductivity 4 and 5, providing automatic reduction of its balance, i.e. aligning the average DC components of the voltages on the second terminals of the first and second elements with discrete-controlled conductance 1 and 2 At the output 33, a pulse-width signal is formed, which is equal to (equal to (L 82) where © 2 relative signals from inputs 3 of postulate 31, 32. Suppose that in the steady state in the first period of the pulse-width signal the first and fourth 19 and 22 are closed, and the second and third keys 20 and 21 are open, then the voltage at the output of the first integrator 17 W. J X. i is the average value of the voltage at the second output of the first element with discrete-controlled wire 1 and the average value of the voltage at the second output of the second element with discrete-controlled conductance 2; the output voltage of the first integrator 17 at the time of the closure the first switch 19; - the resistance values of the first and second additional scaling resistors 25 and 26; C is the capacitance value of the capacitor of the first integrator 17. The voltage at the output of the second integrator 18 is constant, since the third switch 21 is open. At the end of the first interval, the output voltage of the first integrator 17 is equal to I 9cpt, Udcpi, R25C, where t is the time period of the pulse-width signal. According to the conditions of the established mode. The average values of the voltages in expression (3) are equal to each other provided that the denominators of the first two terms of this voltage are equal, so the output voltages of the first integrator 17 at the end of the first interval and at the time of closing the first key 19 are equal. In the second period of the pulse-width signal, the first and fourth keys 19 and 22 are open, and the second and third keys 20 and 21 are closed, and the values of the output pulse-width signal in the first and second cycles are equal to each other. Therefore, the voltage at the output of the pulse-width modulator 8 is constant, i.e. It has no pulsations. In the transition process, the proposed multiplier-separating device of the width-multiplexed channels is a tracking system, the output voltage of which varies in order to have 6t change in input signals according to the formula (1). Depending on the choice of capacitance values of the capacitors that are part of the first and second integrators 17 and 18, a monotonous or oscillatory transient process can be obtained with a time to reach an established process with a change in one of the input signals / pulses of several periods of pulse width . Thus, in comparison with the prototype device, the proposed device has a higher speed.