SU1095181A1

SU1095181A1 - Device for distributing tasks to processors

Info

Publication number: SU1095181A1
Application number: SU833569689A
Authority: SU
Inventors: Сергей Николаевич Ткаченко; Григорий Николаевич Тимонькин; Вячеслав Сергеевич Харченко; Виктор Иванович Ярмонов
Original assignee: Харьковское Высшее Военное Командно-Инженерное Училище Им.Маршала Советского Союза Крылова Н.И.
Priority date: 1983-03-29
Filing date: 1983-03-29
Publication date: 1984-05-30

Abstract

УСТРОЙСТВО. ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНШ ПРОЦЕССОРАМ, содержащее группу регистров хранени , первую и вторую группы элементов И, регистр сдвига , первый элемент И, первый элемент ИЛИ, группу элементов ИЛИ, регистр готовности процессоров и распределитель импульсов, вход запуска которого соединен с входом запуска устройства, группа выходов регистра готовности процессоров соединена с первыми входами элементов И первой группы, группа выходов регистра сдвига соединена с группой входов первого элемента ИЛИ, выход которого соединен с входом останова распределител импульсов, первый выход распределител импульсбв соединен с входом управлени сдвигом регистра сдвига, группа информационных входов регистра готовности процессоров соединена с группой информационных входов устройства, тактовый вход каждого регистра хранени группы , -кроме последнего, соединен с выходом соответствующего элемента И второй группы, группа информационных выходов каждого регистра хранени группы, кроме последнего, соединена с группой информационных входов последующего регистра хранени группы, первый вхрд каждого элемента И второй группы, кроме последнего, соединен с выходом последующего элемента И этой группы, второй выход распределител импульсов соединен с первым входом последнего элемента И второй группы , отличающеес тем, что, с целью уменьшени времени обслуживани срочных за вок, в него введены треть , четверта группы элементов И, второй, третий и четвертый элементы И, второй, третий и четвертьй элементы ИЛИ, первый, второй и третий элементы задержки, первый, второй блоки элементов И, буферный 9 регистр, коммутатор, дешифратор режима , группа одновибраторов, первый и второй одновибраторы, триггер режима, регистр готовности, регистр распре§ делени , группа выходов которого соединены с группой входов группы одновибраторов и с первыми входами элементов И третьей группы, выходы элементов И третьей группы соединены О X) с группой информационных выходов устройства, выход второго элемента СП ИЛИ соединен с вторыми входами элементов И третьей группы и с первыми эо входами элементов ИЛИ группы, единичный выход триггера режима соеди- нен с первым входом второго элемента ИЛИ и с входом сброса распределител импульсов, третий выход которого соединен с первыми входами первого и второго элементов И, выход первого элемента ИЛИ соединен с вторыми входами первого и второго элементов И, с первыми входами третьего элемента И и третьего элемента ИЛИ и с входом первого одновибратора, выходDEVICE. FOR THE DISTRIBUTION OF A TASK TO PROCESSORS, which contains a group of storage registers, the first and second groups of elements AND, the shift register, the first element AND, the first element OR, the group of elements OR, the processor ready register and the pulse distributor, the start input of which is connected to the device start input, the group of outputs the processor readiness register is connected to the first inputs of elements AND of the first group, the group of outputs of the shift register is connected to the group of inputs of the first OR element, the output of which is connected to the stop input p pulse distributor, the first output of the pulse distributor is connected to the shift control input of the shift register, the group of information inputs of the processor readiness register is connected to the group of information inputs of the device, the clock input of each register of the group, in addition to the last, is connected to the output of the corresponding element II of the second group, the group of information the outputs of each storage register of the group, except the last one, are connected to the group of information inputs of the subsequent storage register of the group, per The second unit of the second group, except the last, is connected to the output of the next element AND of this group, the second output of the pulse distributor is connected to the first input of the last element And the second group, characterized in that, in order to reduce the service time of urgent requests, entered the third, fourth group of elements And, the second, third and fourth elements And, the second, third and fourth elements OR, the first, second and third elements of the delay, the first, second blocks of elements And, buffer 9 register, switch, des mode repeater, one-shot group, first and second one-shot, mode trigger, ready register, distribution register, output group of which is connected to the input group of one-shot group and the first inputs of the AND elements of the third group, the outputs of the AND elements of the third group are connected O X) with the group of information outputs of the device, the output of the second element SP OR is connected to the second inputs of elements AND of the third group and with the first inputs of the elements of OR group, the single output of the mode trigger is connected to the first input OR of the pulse distributor, the third output of which is connected to the first inputs of the first and second AND elements, the output of the first OR element, is connected to the second inputs of the first and second AND elements, to the first inputs of the third AND element and the third OR element, and first one-shot, output

Description

которого соединен с нулевым входом триггера режима и с первым входом четвертого элемента ИЛИ, выход четвертого элемента ИЛИ через второй одновибратор соединен с взводом сброса регистра распределени , выход элементов И четвертой группы соединены с группой информационных входов регистра распределени , группа выходов регистра сдвига соединена с первыми входами элементов И четвертой группы и с группой входов дешифраторА режима, выход которого соединен с единичным входом триггера режима, группа выходов регистра гот .овности соединена с вторыми входами элементов И четвертой группы, выходы одновибраторов группы соединены с группами входов сброса регистра готовности и регистра сдвига, выходы элементов И первой группы соединены с группой единичных входов регистра готовности, выходы элементов ШШ группы соединены с вторьми входами элементов И первой группы, выход третьего элемента ИЛИ соединен с вторыми входами элементов ИЛИ группы , с первыми входами элементов И второй группы, кроме последнего, с вторым входом последнего элемента И второй группы и с первыми входами первого и второго блоков элементов И выход первого элемента И соединен с -вторьми входами третьего и четвертого элементов ИЛИ и с первым входом четвертого элемента И, второй вход четвертого элемента И соединен с вторым входом третьего элемента И, с вторым входом первого элемента И второй группы и через первый элемент задержки - с выходом последнего элемента И второй группы выход третьего элемента И соединен с первым управл ющим входом коммутатора , выход четвертого элемента Иwhich is connected to the zero input of the mode trigger and to the first input of the fourth element OR, the output of the fourth element OR is connected to the reset register of the distribution register, the output of the elements of the fourth group OR is connected to the group of information inputs of the distribution register, the group of outputs of the shift register is connected to the first inputs the elements of the fourth group and with the group of inputs of the decoder mode, the output of which is connected to the single input of the mode trigger, the group of outputs of the register gotovnosti connected the second inputs of the elements of the fourth group, the outputs of the one-vibrators of the group are connected to the reset input groups of the ready register and the shift register, the outputs of the elements of the first group are connected to the group of single inputs of the ready register, the outputs of the elements of the group III are connected to the second inputs of the elements of the first group, the output of the third element OR is connected with the second inputs of the elements of the OR group, with the first inputs of the elements AND of the second group, except the last, with the second input of the last element AND of the second group and with the first inputs of the first th and second blocks of elements And the output of the first element And is connected to the second inputs of the third and fourth elements OR and to the first input of the fourth element And, the second input of the fourth element And connected to the second input of the third element And, to the second input of the first element And the second group and through the first delay element - with the output of the last element AND of the second group, the output of the third element I is connected to the first control input of the switch, the output of the fourth element I

соединен с вторым управл ющим входом коммутатора, первьй информационный вход коммутатора соединен с информационным входом устройства, группы выходов кодов номера задачи количества процессоров буферного регистр соединены с вторым информационным входом коммутатора, группа вьГходов кода номера задачи буферного регистра соединена с третьими входами элементов И третьей группы, выход последнего элемента И второй группы соединен с вторыми входами первого и второго блоков элементов И и через второй элемент задержки с тактовым входом буферного регистра, группа выходов кода номера задачи последнег регистра хранени группы соединена с группой входов первого блока элементов И, группа выходов кода количества процессоров последнего регистра хранени группы соединена с группой входов второго блока элементов И, группавыходов второго блока элементов И соединена с группой информационных входов регистра сдвига и с первой группой информационных входов буферного регистра, группа выходов первого блока элементов И соединена с второй группой информационных входов буферного регистра, выход первого элемента задержки соединен с тактовым входом последнего регистра хранени группы, группа выходов коммутатора соединена с первой группой входов первого регистра хранени группы, втора группа выходов коммутатора соединена с второй группой входов первого регистра хранени группы, выход второго элемента И соединен с вторым входом второго элемента ШШ и с входом третьего элемента задержки, выход которого соединен с третьим входом четвертого элемента ИЛИ.connected to the second control input of the switch, the first information input of the switch is connected to the information input of the device, the output group of task number codes of the number of processors of the buffer register is connected to the second information input of the switch, the group of taps of the code number of the buffer register is connected to the third inputs of the AND group of the third group, the output of the last element And the second group is connected with the second inputs of the first and second blocks of the elements And, and through the second delay element with a clock input buf The serial register, the group of outputs of the code of the number of the task of the last register of the storage of the group are connected to the group of inputs of the first block of elements AND, the group of outputs of the code of the number of processors of the last register of the group are connected to the group of inputs of the second block of elements And are connected to the group of information inputs of the register shift and with the first group of information inputs of the buffer register, the group of outputs of the first block of elements And is connected with the second group of information inputs of the buffer p the hystera, the output of the first delay element is connected to the clock input of the last storage register of the group, the output group of the switch is connected to the first group of inputs of the first storage register of the group, the second group of outputs of the switch is connected to the second group of inputs of the first storage register of the group, the output of the second And element is connected to the second input the second element SH and with the input of the third delay element, the output of which is connected to the third input of the fourth element OR.

Изобретение относитс к вычисли- Известно устройство дл распретеЛьной технике и может быть исполь- делени заданий процессорам, котороеThe invention relates to computing. A device for distributing techniques is known and can be used by tasks to processors, which

зовано дл построени многопроцессор-5iсодержит регистр готовности процесных вычислительных систем.соров, группу элементов И, блок управ3 лени , регистр сдвига, процессоры, элементы ИЛИ Л . Недостатками этого устройства вл ю,тс низка надежность вследствие существовани высокой веро тност потери за вки на решение задачи, вызванной отказом устройства от выполнени задани в случае, когда чис ло свободных процессоров меньше коли чества потребных процессоров, а такж ограниченна область применени , обусловленна отсутствием возможности организации очереди заданий. I Наиболее близким к изобретению вл етс устройство дл распределени заданий процессорам, которое со- . держит группу регистров-хранени , группу выходов признака числа потреб ных процессоров последнего регистра хранени группы, группу входов признака номера задачи первого регистра хранени группы, группу входов признака числа потребных процессоров первого регистра хранени группы, первую и вторую группы элементов И, элемент И, регистр сдвига, информапионньш вход регистра сдвига,,элемен ИЛИ, блок элементов ИЛИ, группу процессоров , регистр готовности процессов , блок управлени , первый вход . которого соединен с входом пуска уст ройства, группа выходов регистра готовности процессоров соединена с первыми входами элементов И первой группы, вторые входы которых соединены с группой выходов регистра сдви га и с группой элемента ИЛИ, выход которого соединен со вторым входом блока управлени и первым входом элемента И, второй вход которого сое динен с выходом старшего разр да гру пы выходов регистра сдвига, выход элемента И соединен с входом сдвига регистра сдвига, вход сброса которого соединен с выходом блока элемен тов ИЛИ и с входом сброса регистра готовности процессоров, группа инфор мационных входов которого соединена с выходами процессоров группы, входы которых соединены с выходами элементо И первой группы и с входами блока элементов ИЛИ, управл ющий вход регистра сдвига соединен с первым, выходом блока управлени , группа инфор мационных входов первого регистра хранени группы соединена с группой входов за вок устройства, управл ющи вход каждого регистра хранени групп 81 . 4 соединен с выходом соответствующего элемента И второй группы, группа информационных входов каждого регистра хранени группы,, иасиедн®го, соединена с группой инфо$дааои& ых входов регистра хранени Е р-уда ы, первьй вход каждого 3|леме«та И второй группы, кроме последнего, соединен с выходом последукицего элемента И этой группы, первый вход последнего элемента И второй группы соединен со вторым входом блока управлени CZj.. Недостатком этого устройства вл етс большое врем ожидани йбслужи вани срочных за вок, что обусловлено невозможностью оргаиизац и дифференцированного об-сл;уж«Ва«и зз.. jiaa-лицных ка-тегорий орочноефи. Цель изобрете ни - уменьшение времени обслуживани срочных зажвок. Поставленна цел|Ь достигаетс тем, что в устройство дл распредеэте-н за вок по процессорам, с© ёржаще« группу регистров хранени , первую и вторую группы элементов И, регистр сдвига, первый элемент И, первый элемент ИЛИ, группу элементов ИЛИ, регистр готовности процессоров и распределитель импульсов, вход запуска которого соединен с входом запуска устройства, группа выходов регистра . готовности процессоров соединена с первыми входами элементов И первой группы, группа выходов регистра сдвига соединена с группой входов первого элемента ИЛИ, выход Которого соединен с входом останова распределител импульсов, первый выход .распределител импульсов соединен с входом управлени сдвигом регистра сдвига, группа информационных входов регие ра готовности-процессоров сое-ди ена с . группой информационных входов- устройства , тактовый вход каждого регистра хранени группы, кроме последнего, соединен с выходом соответствующего элемента И второй группы, группа информационньсх выходов каждого ре-, гистра хранени группы, кроме последнего Соединена с группой информационных входов последующего регистра хранени группы, первый вход каждого элемента И второй группы кроме последнего, соединен с выходом последующего элемента И этой группы, второй выход распределител импульсов соединен с первым входом последнего элемента И в-то,рой группы введены треть , четверта группы элементов И, второй, третий и четверты элементы И, второй, третий и четвер элементы ИЛИ, первый, второй и трет элементы задержки, первый, второй блоки элементов И, буферньй регистр коммутатор, дешифратор режима, груп одновибраторов, первый и второй одн вибраторы. Триггер режима, регистр готовности, регистр распределени , группа выходов которого соединена с группой входов группы одновибраторо и с первьми входами элементов И третьей группы, выходы элементов И третьей группы соединены с группой информационных выходов устройства, выход второго элемента ИЛИ соединен со вторыми входами элементов И третьей группы и с первыми входами элементов ИЛИ группы, единичный выход триггера режима соединен с рервым входом в торого элемента ИЛИ невыходом сброса распределител импульсов, третий выход которого соединен с первыми входами neipвого и второго элементов И, выход первого элемента ИЛИ соединен со вторыми входами первого и второго элементов И, с первыми входами третьего элемента И и третьего эле мента ИЖ и с входом первого одновибратора , выход которого соединен с нулевым входом триггера режима и первым входом четвертого элемента ИЛИ, выход четвертого элемента ИЛИ через второй одновибратор соединен входом сброса регистра распределени выходы элементов И четвертой группы соединены с группой информационных входов регистра распределени , груп па выходов регистра сдвига соединен с первыми входами элементов И четве той группы и с группой входов денгаф ратора режима, выход которого соеди нен с единичным входом триггера режима, группа выходов регистра го товности соединена со вторю«и входами элементов И четвертой группы, выходы одновибраторов группы соединены с группами входов сброса регис ра готовности и регистра сдвига, выходы элементов И первой группы соединены с группой единичных входо регистра готовности, вьпсоды элементов ИЛИ группы соединены со вторыми входами элементов И первой группы, выход третьего элемента. ИЛИ соединен со вторыми входами элементов ИЛИ группы, с первыми входами элементов И второй группы, кроме последнего , со вторым входом последнего элемента И второй группы и с первыми входами первого, и второго блоков элементов И, выход первого элемента И соединен со вторыми входами третьего и четвертого элементов ИЛИ и с первым входом четвертого элемента И, второй вход четвертого элемента И соединен со вторым входом третьего элемента И, со вторьм выходом первого элемента И второй группы и через первый элемент задержки - с выходом последнего элемента И второй группы, выход третьего элемента И соединен с первым управл ющим входом коммутаTojpa , выход четвертого элемента И соединен со вторым управл ющим входом коммутатора, первый информационный вход коммутатора соединен с информационным входом устройства, группы выходов кодов номера задачи количества процессоров буферного регистра соединены со вторым информационным входом коммутатора, группа выходов кода номера задачи буферного регистра соединена с третьими входами элементов И третьей группы, выход последнего элемента И второй группь соединен со вторыми входами первого и второго блоков, элементов И и через второй элемент задержки с тактовым входом буферного регистра, группа выходор кода номера задачи последнего регистра хранени группы соединена с группой входов первого блока элементов И, группа выходов кода количества процессоров последнего регистра хранени группы соединена с группой входов.второго блока элементов И, группа выходов второго блока элементов И соединена с группой информационных входов регистра сдвига и с первой группой информационных входов буферного регистра, группа выходов первого блока элементов И соеди- i . .. нена со второй группой информационных входов буферного регистра, выход первого элемента задержки соединен с тактовым входом последнего регистра хранени группы, группа выходов коммутатора соединена с первой группой входов первого регистра хранени группы, и втора группа выходов коммутатора соединена со второй группой входов первого регистра хранени группы, выход второго элемента И соединен соIt is called for building a multiprocessor-5i containing the readiness register of process computing systems. The group of elements is AND, the control unit, the shift register, processors, and elements are ORL. The disadvantages of this device are that the reliability is low due to the existence of a high probability of loss of application to solve the problem caused by the device’s failure to perform the task in the case when the number of free processors is less than the number of required processors, as well as the limited scope queuing jobs. I Closest to the invention is a device for distributing tasks to processors, which is co. holds the register-storage group, the group of outputs of the number of required processors of the last group's storage register, the group of inputs of the task number of the first register of the group, the group of inputs of the number of required processors of the first group's storage register, the first and second groups of And elements, the And element, the register shift, information input of shift register, element OR, block of elements OR, group of processors, process readiness register, control block, first input. which is connected to the start input of the device, the group of outputs of the processor readiness register is connected to the first inputs of elements AND of the first group, the second inputs of which are connected to the group of outputs of the shift register and to the group of the element OR whose output is connected to the second input of the control unit and the first input of the element And, the second input of which is connected to the output of the higher bit of the group of outputs of the shift register, the output of the AND element is connected to the shift input of the shift register, the reset input of which is connected to the output of the OR block of elements and to the input m reset processor readiness register, a group of information inputs of which are connected to the outputs of the group of processors, the inputs of which are connected to the outputs of the element AND of the first group and to the inputs of the block of elements OR, the control input of the shift register is connected to the first, output of the control unit, a group of information inputs The first group's storage register is connected to a group of device inputs for the control unit that controls the input to each group's storage register 81. 4 is connected to the output of the corresponding element AND of the second group, the group of information inputs of each register of the storage group, iasiednо, is connected to the information group daao & The first inputs of the second group, except the last one, are connected to the output of the posterior element AND of this group, the first input of the last element And the second group is connected to the second input of the control unit CZj. The disadvantage of this device is a long waiting time for urgent services, which is caused by the impossibility of organizing and differentiated OB-Al; “Va” and Z. .. jiaa-person categories are oriental. The purpose of the invention is to reduce the service time of urgent hemming. The set target is achieved by the fact that in the device for distribution of the order by processors, the group contains the storage registers, the first and second groups of elements AND, the shift register, the first element AND, the first element OR, the group of elements OR, the register processor availability and pulse distributor, the start input of which is connected to the device start input, a register output group. The processor availability is connected to the first inputs of elements AND of the first group, the group of outputs of the shift register is connected to the group of inputs of the first element OR whose output is connected to the stop input of the pulse distributor, the first output of the pulse distributor is connected to the shift control input of the shift register, the group of information inputs of the register readiness-processors soy-diena with. a group of information inputs-devices, a clock input of each register of the storage group, except the last one, is connected to the output of the corresponding element AND of the second group, a group of information outputs of each register, storage hub of the group, except the last one Connected to a group of information inputs of the subsequent register of the storage group, first input each element And the second group except the last, is connected to the output of the subsequent element And this group, the second output of the pulse distributor is connected to the first input of the last element This is the third group, the third group, the fourth element group, the second, third and fourth AND elements, the second, third and fourth OR elements, the first, second and third delay elements, the first, second AND blocks, the buffer register switchboard. , decoder mode, groups of one-shot, the first and second one vibrators. The mode trigger, the ready register, the distribution register, the output group of which is connected to the group of inputs of the one-vibrator group and the first inputs of elements AND of the third group, the outputs of elements AND of the third group are connected to the group of information outputs of the device, the output of the second element OR is connected to the second inputs of elements AND the third the group and with the first inputs of the elements OR of the group, the unit output of the mode trigger is connected to the rear input of the second element OR the failure of the pulse distributor to reset, the third output of which is soy Inen with the first inputs of the second and second elements AND, the output of the first element OR is connected to the second inputs of the first and second elements AND, to the first inputs of the third element AND and the third IZH element and to the input of the first one-vibrator, the output of which is connected to the zero input of the mode trigger and the first input of the fourth element OR, the output of the fourth element OR is connected through the second one-shot by the reset input of the distribution register; the outputs of the elements AND of the fourth group are connected to the group of information inputs of the distribution register, group The pa of the outputs of the shift register is connected to the first inputs of elements of the fourth group and with the group of inputs of the mode deharfrator, the output of which is connected to the single input of the mode trigger, the group of outputs of the register is connected to the second and the inputs of elements of the fourth group, the outputs of single vibrators the groups are connected to the groups of inputs for resetting the readiness register and the shift register, the outputs of the elements AND of the first group are connected to the group of single inputs of the register of readiness, the outputs of the elements OR of the group are connected to the second inputs of the elements s And the first group, the output of the third element. OR is connected with the second inputs of the elements OR of the group, with the first inputs of the elements AND of the second group, except the last, with the second input of the last element AND of the second group and with the first inputs of the first and second blocks of elements AND, the output of the first element AND is connected to the second inputs of the third and the fourth OR element and the first input of the fourth AND element, the second input of the fourth AND element, is connected to the second input of the third AND element, to the second output of the first AND element of the second group and through the first delay element to the last The second element And the second group, the output of the third element And is connected to the first control input of the Tojpa switch, the output of the fourth element And is connected to the second control input of the switch, the first information input of the switch is connected to the information input of the device, the group of output codes of the number number of processors of the buffer register are connected with the second information input of the switch, the group of outputs of the code of the task number of the buffer register is connected to the third inputs of the elements AND of the third group, the output of the last element And the second group is connected to the second inputs of the first and second blocks, elements And through the second delay element with the clock input of the buffer register, the output group of the code of the number of the last register's storage register is connected to the input group of the first block of elements And, the output group of the code of the number of processors of the last register storage group is connected to the group of inputs. The second block of elements And, the group of outputs of the second block of elements And is connected to the group of information inputs of the shift register and the first group of information these inputs of the buffer register, the group of outputs of the first block of elements And connect- i. .. not with the second group of information inputs of the buffer register, the output of the first delay element is connected to the clock input of the last register of the group, the output group of the switch is connected to the first group of inputs of the first register of the group, and the second group of outputs of the switch is connected to the second group of inputs of the first storage register group, the output of the second element And is connected to

7109571095

вторым входом второго элемента ИЛИ и с входом третьего элемента задержки, выход которого соединен с третьим входом четвертого элемента ИЛИ.the second input of the second OR element and the input of the third delay element, the output of which is connected to the third input of the fourth OR element.

На чертеже приведена функциональ- 5 на схема предлагаемого устройства.The drawing shows a functional 5 diagram of the proposed device.

Устройство содержит распределитель 1 импульсов, вход 2 распределител 1, вход 3 запуска устройства, вход 4 распределител 1, В1 рсоды 5-7 раопреде- О лител 1, элемент И 8, элемент И 9, элемент задержки 10, элемент ИЛИ 11, элемент ИЛИ 12, элемент ИЛИ 13, одновибратор 14, триггер режима 15, элемент ИЛИ 16, элемент И 17, группу 5 элементов И 18, элемент задержки 19, дешифратор режима 20, одновибратор 21, элемент И 22, коммутатор 23, входы 24-27 коммутатора 23, группы выходов 28 и 29 коммутатора 23, группу регист-20 ров хранени 30, блок элементов И 31, блок элементов И 32, регистр сдвига 33, вход управлени сдвигом 34 регистра 33, вход сброса 35 регистра 33, группу информационных входов 36 ре- 5 гистра 33, группу входов сброса 37 регистра 33, группу элементов И 38, регистр распределени 39, группу элементов И 40, группу информационных входов 41 устройства, регистр 30 готовности 42 процессоров, буферный регистр 43, выход кода количества процессоров 44 регистра 43, выход кода номера задачи 45 регистра 43, элемент задержки 46, группу элемен- 35 той ИЛИ 47, группу элементов И 48, регистр готовности 49, группу одновибраторов 50, группу информационных выходов 51 устройства.The device contains a distributor 1 pulses, an input 2 of the distributor 1, an input 3 of the start of the device, an input 4 of the distributor 1, B1, speed 5-7, a distributor 1, element AND 8, element 9, delay element 10, element OR 11, element OR 12, the element OR 13, the one-shot 14, the trigger mode 15, the element OR 16, the element And 17, a group of 5 elements And 18, the delay element 19, the decoder mode 20, the one-shot 21, the element And 22, the switch 23, the inputs 24-27 of the switch 23, groups of outputs 28 and 29 of switch 23, group of registers-20 of storage 30, block of elements AND 31, block of elements AND 32, shift register 33 , the shift control input 34 of the register 33, the reset input 35 of the register 33, the group of information inputs 36 of the registry 5 of the register 33, the group of inputs of the reset 37 of the register 33, the group of elements And 38, the distribution register 39, the group of elements And 40, the group of information inputs 41 of the device , readiness register 30 of 42 processors, buffer register 43, output of the code of the number of processors 44 of the register 43, output of the code of the task number 45 of the register 43, delay element 46, group of the element 35 OR 47, group of elements AND 48, readiness register 49, group of one-shot 50, group of information outputs 51 devices.

В исходном состо нии все элементы 40 пам ти устройства наход тс в нулевом состо нии, кроме регистра готовности процессоров 42, установленного в единичное состо ние.In the initial state, all elements of the device memory 40 are in the zero state, except for the readiness register of the processors 42 set to one.

Формирование очереди за вок в 45 регистрах 30 группы осуществл етс после приведени устройства в рабочее состо ние по сигналу пуска, поступающему на вход 3.Queuing applications in the 45 registers 30 of the group is carried out after bringing the device into a working state according to the start signal received at input 3.

С выхода элемента ИЛИ 13 снимаетс нулевой сигнал (регистр 33 находитс в нулевом сос,то нии), при этом в открытом состо нии наход тс элементы И 22 и 8. Кроме того, при наличии нулевого сигнала на выходе элемента ИЛИ 13 на выходе элемента ИЛИ 12 присутствует единичный сигнал. Этим сигналом открываютс элементы И 18The zero signal is removed from the output of the OR 13 element (the register 33 is in the zero state, then), while the AND 22 and 8 elements are in the open state. In addition, if there is a zero signal at the output of the OR 13 element 12 there is a single signal. This signal opens the elements And 18

8eight

группы, блоки элементов И 31 и 32, а через элементы ИЛИ 47 - элементы И 48 группы.groups, blocks of elements And 31 and 32, and through elements OR 47 - elements And 48 groups.

Одновременно с сигналом пуска на вход 26 устройства поступает за вка и под воздействием управл ющего сигнала записи код количества процессоров с выхода 28 и код номера задачи с выхода 29 коммутатора 23 записываетс в первый регистр 30. При этом единичнь1М сигналом с выхода элемента И 22, поступаиидего на вход 25 коммутатора 23, обеспечиваетс прохождение за вки с входа 25 на выходы 28 и 29 коммутатора 23.Simultaneously with the start signal to the input 26 of the device, the code of the number of processors from output 28 and the code of the task number from output 29 of switch 23 are written to the first register 30 under the influence of the write control signal. In this case, the single signal from the output of the And 22 element is received to the input 25 of the switch 23, the passage from the input 25 to the outputs 28 and 29 of the switch 23 is provided.

Под воздействием управл ющего сигнала с выхода 7 распределител через элементы И 18 группы и элемент И 22 осуществл етс управление записы за вок в регистры 30 группы, в которых формируетс очередь за вок на решение задачи. Это происходит следующим образом.Under the influence of the control signal from the output 7 of the distributor, the elements AND 18 of the group and the element 22 control the recording of applications into the registers 30 of the group, in which a queue of applications for solving the task is formed. This happens as follows.

Записанна в первый регистр 30 за вка по тактовым импульсам с выходов существующих элементов И 18 перемещаетс в последний регистр 30 группы . По каждому очередному тактовому импульсу записи в первый регистр хранени 30 группы может помещатьс нова за вка с выхода 26 устройства, как описано. При этом дл за вок, наход щихс в очереди, реализуетс дисциплина обслуживани очереди по алгоритму первым пришел - первым обслужен.Recorded in the first register 30, the clock clock from the outputs of the existing elements And 18 is moved to the last register 30 of the group. For each successive clock pulse of writing to the first group storage register 30, a new application can be placed from the output 26 of the device, as described. At the same time, for the order in the queue, the discipline of servicing the queue is implemented according to the algorithm first come in — first served.

В очередном (после заполнени последнего регистра 30) сигнала запис перва поступивша за вка выбираетс на обслуживание из последнего регистра 30.In the next (after filling in the last register 30) signal, the recording of the first received application is selected for service from the last register 30.

Через открытые элементы И блока 31 код количества процессоров записываетс в регистр 33 совместно с кодом номера задачи, поступающим через открытые элементы И блока 32, в регистр 43. Элементы И блоков 31 и 32 к регистр 43 при этом стробируютс сигналом записи с выхода последнего элемента И 18. Наличие элемента задержки 19 в цепи управлени записью в регистры 30 группы позвол ет обеспечить завершение записи в регистры 3 и 43 до того,-как измен етс состо ние очереди (осуществл етс сдвиг за вок в очереди).Through the open elements AND block 31, the code of the number of processors is written into register 33 together with the code of the task number received through the open elements AND block 32, into register 43. Elements AND blocks 31 and 32 to register 43 are gated with a recording signal from the output of the last element AND 18. The presence of a delay element 19 in the write control circuit in group 30 registers allows for the completion of writing to registers 3 and 43 before the queue status changes (the queuing shift is made).

Таким образом, после выбора за вки на обслуживание (т.е. записи в ре910Thus, after selecting the application for service (i.e. records in

гистр 33 кода пpoцecco)oв) в регистрах 30 группы сформируетс очередь за вок на решение задачи, а в регистре 43 записываетс копи всей за вки, котора выбрана на обслуживание. Одно временно с реализацией функций формировани очереди и отслеживани ее. состо ни в устройстве осуществл етс отслеживание состо ни процессоров.The code 33 of the process code) ov) in the group registers 30 forms a queue of requests for solving the problem, and register 43 records the copies of the entire application that is selected for service. Simultaneously with the implementation of the functions of forming a queue and tracking it. state in the device monitors the state of the processors.

Сигналы готовности процессоров к решению задачи поступают на входы регистра 42, состо ние которого определ етс состо нием процессоров. Если процессор свободен, то соответствующий ему разр д в регистре 42 устанасаливаетс в единичное состо ние, в противном случае - нулевое. Управление записью в регистр 42 осуществл етс сигналом с выхода 7 распределител 1 (на схеме условно не показано ). Таким образом, содержимое регистра 42 динамически измен етс в процессе работы устройства.The processor readiness signals for solving the problem are fed to the inputs of register 42, the state of which is determined by the state of the processors. If the processor is free, the corresponding bit in register 42 is set to one, otherwise it is zero. The write to register 42 is controlled by a signal from output 7 of distributor 1 (conventionally not shown in the diagram). Thus, the contents of register 42 dynamically change during device operation.

Как описано, в начале работы устройства элементы И 48 наход тс в открытом состо нии и сигналы готовности процессоров с выходов регистраAs described, at the start of operation of the device, the AND elements 48 are in the open state, and the ready signals of the processors from the register outputs

42через злементы И 48 записываютс в регистр 49.42 and elements 48 are written to register 49.

Особенностью функции отслеживани состо ни процессоров вл етс то, что перевод процессора из состо ни свободен в состо ние зан т может произойти в результате выполнени функции вьщелени процессоров задаче, а освобождение процессора может произойти в любое врем работы устройства. Позтому содержимое регистра 49 должно отражать состо ние процессоров к моменту выделени процессоро.в задаче.A feature of the processor state tracking function is that the transfer of the processor from the free state to the occupied state may occur as a result of the execution of the processor's assignment function to the task, and the release of the processor may occur at any time the device is running. Therefore, the contents of register 49 must reflect the state of the processors by the time the processor is allocated in the task.

Таким образом, к моменту начала выполнени функции распределени процессоров устройство характеризуетс следующим состо нием.Thus, by the time the processor starts allocating the distribution function of the processors, the device is characterized by the following state.

В регистре 33 записан код количества процессоров, необходимьис дл решени задачи, в регистре 49 - код состо ни процессоров, в регистреRegister 33 contains the code of the number of processors, which is necessary for solving the problem, in register 49, the state code of the processors, in register

43- копи за вки, выбранной на обсл живание, в регистре 30 - очередь за вок на решение .задачи. Далее устройство реализует функцию распределени процессоров выбранной задаче.43- copies of the application selected for servicing, in register 30 there is a queue of interest for the solution of the problem. Next, the device implements the distribution function of the processors to the selected task.

В зависимости от количества требуемьк процессоров дл рещени задач устройство работает в одном из двух режимов: обслуживание за вок вDepending on the number of processors required for solving problems, the device operates in one of two modes: service

10ten

пор дке поступлени или обслуживание за вок по круговому циклическому алгритму .order of receipt or maintenance of requests on a circular cyclic algorithm.

Суть работы устройства в этих режимах состоит в следующем.Как было отмечено, выбор того или иного режим работы устройства определ етс количеством процессоров, которое требует задача дл своего решени . При этом обслуживание за вок в пор дке поступлени поедполагает то, что за вка выбранна дл обслуживани , остаетс на обслуживании в течение времени поиска и вьщелени процессоров в требуемом количестве. В этом режиме задача может получить необходимое количество процессоров дл решени без ожидани освобождени достаточного количества процессоров, если в устройстве есть необходимое количество свободных процессоров, и с ожиданием, когда по мере освобождени процессоров они назначаютс задаче. Дл работы устройства в этом режиме характерно совмещение функций распределени и выделени процессоров задаче.The essence of the operation of the device in these modes is as follows. As was noted, the choice of one or another mode of operation of the device is determined by the number of processors that the task requires to be solved. At the same time, the service of the application, in the order of receipt, determines that the application selected for service remains in service during the search and release time of the processors in the required quantity. In this mode, a task can get the required number of processors to solve without waiting for the release of a sufficient number of processors if the device has the required number of free processors, and with waiting when they are assigned to the task as they are released. For the operation of the device in this mode, the combination of the distribution functions and allocation of processors to the task is typical.

При обслуживании за вок по круговому циклическому алгоритму функции распределени и вьщелени процессоров , задаче разделены. Это обусловлено тем, что дл задачи, выбранной на обслуживание, осуществл етс один цикл распределени процессоров. По результатам зтрго распределени устройство реализую т либо функцию вьщелени процессоров задаче, если попытка оказалась успешной (все необходимь1е процессоры могут быть вьщелены задаче), либо за вка возвращаетс в конец очереди дл последующих попыток распределени (в устройстве не оказалось достаточного количества свободных процессоров).When servicing the bids according to the circular cyclic algorithm, the distribution functions and the allocation of processors are separated. This is due to the fact that for the task selected for servicing, one cycle of processor distribution is performed. According to the results of the third distribution, the device realizes either the processor's allocation function to the task if the attempt was successful (all the necessary processors can be assigned to the task), or the application returns to the end of the queue for subsequent distribution attempts (there are not enough free processors in the device).

Работа устройства в этих случа х состоит в следующем.The operation of the device in these cases is as follows.

После записи. Кода количества процессоров в регистр 33 на выходе элемента РШИ 13 устанавливаетс единичный потенциал. По этому сигналу закрываетс элемент И 22 и запрещаетс запись за вок со входа 26 устройства в регистры 30.After recording. The code of the number of processors in register 33 at the output of the RSHI element 13 is set to a single potential. Element 22 is closed on this signal and the recording of quotations from input 26 of the device to registers 30 is prohibited.

Единичный сигнал с выхода элемента ИЛИ 13 запрещает формирование единичного сигнала на выходе элемента ИЛИ 12. При этом закрываютс элементы И. 18 группы и запрещаетс прохождение сигнала записи через эти элементы. Кроме того, одновременно закрываютс элементы И блоков 31 и 32 и запрещаетс выбор за вок на обслуживание из -последнего регистpa 30. Через элементы ИЛИ 47 закрываютс элементы И 48 и в регистре 49 запоминаетс состо ние процессоров на момен начала распределени процессоров. В режиме обслуживани за вок в пор дке поступлени на выходе дешифратора 20 формируетс единичный сигнал , устанавливающий триггер 15 в . единичное состо ние. С выхода триггера 15 единичным сигналом через элемент Ш1И 16 открываютс элементы И 40, а чер.ез элементы ИЛИ 47 - элементы И 48. Единичный сигнал с выхода триггера 15, поступа на вход 2 распределител 1, разрешает прохождение сигнала сдвига на выход 5 распределител 1 и далее на вход 34 регистра 33. Под воздействием сигнала сдвига в регистре 33 осуществл етс кольцевой циклический сдвиг кода количества Процессоров с целью поиска свободных процессоров и назначени их задаче. В режиме обслуживани за вок в пор дке поступлени функции распределени и выделени процессоров задаче совмещены. Это реализовано следующим образом. Элементы И 48 наход тс в открытом состо нии, поэтому в регистре 49 дин мически отслеживаетс состо ние процессоров , которое фиксируетс в регистре 42.. . Кроме того, элементы И 38 наход тс также в открытом состо нии, что позвол ет единичным сигналом с выхода регистра 39 перевести соответствующий процессор в состо ние зан то Процесс вьщелени цроцессоров задаче в этом режиме происходит следующим образом.A single signal from the output of the element OR 13 prohibits the formation of a single signal at the output of the element OR 12. At the same time, the elements I. of group 18 are closed and the recording signal passing through these elements is prohibited. In addition, elements AND blocks 31 and 32 are simultaneously closed and the selection of a service request is denied from the last register 30. And 48 elements are closed through AND 47 elements and the state of the processors at the beginning of the distribution of processors is remembered in register 49. In service mode, in the order of arrival, a single signal is generated at the output of the decoder 20, which sets the trigger 15. single state. From the output of the trigger 15, a single signal through the element S1I 16 opens elements 40 and 40 and elements 47 or 47 show elements 48. A single signal from the output of trigger 15, entering input 2 of the distributor 1, allows the shift signal to output 5 of the distributor 1 and further to the input 34 of register 33. Under the influence of the shift signal in register 33, a circular cyclic shift of the number code of the Processors is performed in order to search for free processors and assign them to a task. In service mode, the orders are combined in the order of arrival of the distribution and allocation function of the processors. This is implemented as follows. Elements AND 48 are in the open state, so in register 49 the state of the processors is dynamically monitored, which is fixed in register 42 ... In addition, the AND 38 elements are also in the open state, which allows a single signal from the output of the register 39 to transfer the corresponding processor to the busy state. The process of allocating the processors to the task in this mode occurs as follows.

На входы элементов И 38 поступают код количества процессоров с выходов регистра 33 и код состо ни процессо-50 ров с выходов регистра 49. По вление единичного сигнала на выходах элементов . И 38 свидетельствует о том,, что соответствующий процессор свободен и может быть выделен задаче. 55At the inputs of elements And 38, a code of the number of processors from the outputs of register 33 and a status code of 50 processors from the outputs of register 49 are received. The appearance of a single signal at the outputs of the elements. And 38 indicates that the corresponding processor is free and can be allocated to the task. 55

Единичными сигналами с выходов элементов И 38 устанавливаютс в единичное состо ние соответствующие вьщел - 1Single signals from the outputs of the elements 38 are set in the single state the corresponding parameters - 1

И 48 наход тс в открытом состо нии, при этом в регистрах 49 и 42 динамически отслеживаетс состо ние про- . цессоров, а устройство формирует сигнал записи, который управл ет продвижением за вок в очереди до момента выбора на обслуживание очередной за вки, т.е. записи кода количества процессоров в регистр 331And 48 are in the open state, while in registers 49 and 42 the state of the pro- is dynamically monitored. processors, and the device generates a recording signal that controls the advancement of the queued quotation until the next application is selected for service, i.e. write the number of processors in the register 331

Далее устройство работает в режиме обслуживани за вок в пор дке поступлени или по кольцевому циклическому алгоритму в зависимости от количества 112 iSMbiM процессором разр ды регистра 39 С выхода регистра 39 единичные сигналы через открытые элементы И 40 перевод т процессоры в состо ние зан то. При этом в нулевое состо ние устанавливаютс разр ды регистров 33 и 49, соответствующие вьоделенным процессорам, единичными сигналами с соответствующих выходов регистра 39 через одновибраторы 50. Одновременно с этим в регистре 42 также снимаетс сигнал готовности соответствующих процессоров. Процесс поиска свободных процессоров путем кольцевого циклического сдвига содержимого регистра 33 осуществл етс до тех пор, пока задаче не будут выделены все требуемые процессоры . Завершаетс этот процесс в том случае, когда в регистре 33 все разр дел установлены в нуль. , ,При этом с выхода элемента ИЛИ 13 выдаетс нулевой сигнал, по которому на выходе одновибратора 14 формируетс единичный сигнал и триггер 15 устанавливаетс в нулевое состо ние и одновременно с этим через элемент ИЛИ 11 и одновибратор 21 в нулевое состо ние устанавливаетс регистр 39. Такое состо ние устройства соответствует начальному режиму работы, когда устройство реализует функции формировани и отслеживани состо ни очереди и процессоров. При этом регистры 33 и 39 и триггер 15 наход тс в нулевом состо нии, в регистрах 30 группы сформирована очередь за вок на решение задачи, элементы И блоков 38 закрыты и про- . цессоры отключены от выходов регистра 39, элементы И 22, И 18 группы. И 31 и 32 блоков, группы элементов. 1 требуемых процессоров дл решени задачи. Работа устройства в режиме обслуж вани за вок по кольцевому циклическому алгоритму состоит в следующем. После записи кода количества процессоров в регистр 33 и копии за вки в регистр A3 элементы устройства наход тс в следующем состо нии. На выходе элемента ИЛИ 13 устанав ливаетс единичный сигнал, по которому закрываютс элементы И 22 и И 1 блоки элементов И 31 и 32 и элементы И 48 аналогично рассмотренному. На выходе дешифратора 20 единичный сигнал не формируетс и триггер 15 остаетс в нулевом состо нии. Поэтом в регистре А9 сохран етс состо ние процессоров на момент начала распределени , а динамическое отслеживание состо ни процессоров осуществл етс в. регистре 42. Единичный сигнал с выхода элемент ИЛИ 13 поступает на .вход 4 распределител 1, а нулевой сигнал с триггер 15 на вход 2 распределител 1. При этом на выходе 6 распределител 1 по вл етс сигнал. По этому сигналу в устройстве воз можны две альтернативы: или вьщелить процессоры задаче, или возвратить за вку в конец очереди (в первый регистр 30 группы) дл повторной попыт ки- обслуживани . Выделение процессоров производитс на основании предварительного распре делени процессоров. Сигнал с выхода 5 распределител поступает на вход 34 регистра 33. По его воздействием осуп1ествл етс коль цевой циклический сдвиг содержимого этого регистра с целью поиска и распределени свободных процессоров. Информаци о состо нии процессоров на момент начала распределени хранитс в регистре 49. Аналогично описанному производитс установка в единичное состо ние соответствующих распределенным процессорам разр дов регистра 39. Однако элементы И 40 закрыты и выделени процессоров зада че не происходит, т.е. в регистре 39 фиксируетс результат проведенного распределени процессоров. В процессе распределени производитс только один цикл сдвига кода количества процессоров в рехистре 33 Если за один цикл распределени все 811 необходимые процессоры задаче могут быть представлены , то по сигналу с выхода 6 распределител 1 на выходе элемента И 8 формируетс единичный сигнал, по которому производитс выделение процессоров по результатам распределени . С выхода элемента И 8 единичный сигнал через элемент ИЛИ 16 открывает элементы И 40 и разрешаетс выделение процессоров аналогично рассмотренному . дл режима обслуживани за вок в по- , р дке поступлени . Задержанный на элементе задержки 10 (на врем выделени процессоров) единичный сигнал через элемент ИЛИ 11 и одновибратор 21 поступает на вход сброса регистра 39 и устанавливает его в нулевое состо ние. Поскольку в регистре 33 нет единичных разр дов (все процессоры в результате распределени могут быть вьщелены .задаче), то одновременно на выходе элемента {ШИ 13 устанавливаетс нулевой сигнал, по которому запрещаетс прохождение сигнала с выхода распределител 1 на регистр 33. Кроме .того, этот сигнал вл етс открывающим дл прохождени сигнала через элемент И 8. Остальные процессы, протекающие в устройстве по устрановлению нулевого потенциала на выходе элемента ИЛИ 13, рассматривались . После выполнени функции выделени процессоров устройство переходит к обслуживанию следующей за вки из очереди. Работа устройства в случае, когда после выполнени цикла распределени процессоров группы не все необходимые процессоры могут быть выделены задаче (в этом случае за вка возвращаетс в конец очереди), состоит в следующем. После выполнени цикла распределени в регистре 33 остаютс единичHbfe разр ды. На выходе элемента ИЛИ 13 нулевой сигнал не формируетс и по сигналу,поступающемус выхода 6 распределител 1, на выходе элемента И 9 формируетс единичный сигнал. Этим сигналом открываетс элемент И 17, а через элемент ИЛИ 1-2 открываютс элементы И 18, И 31 и 32 блоков, разреша прохождение одного такта сигнала с выхода 7 распределител 1. Одновременно единичным сигналом сNext, the device operates in the service mode of the orders in the order of arrival or by a circular cyclic algorithm depending on the number of 112 iSMbiM processor register bits 39 From the register output 39, single signals through open elements 40 put the processors into a busy state. At the same time, bits of registers 33 and 49 corresponding to the selected processors are set to the zero state by single signals from the corresponding outputs of register 39 through single-oscillators 50. At the same time, readiness of corresponding processors is also removed in register 42. The process of searching for free processors by circularly shifting the contents of register 33 is performed until all required processors are selected for the task. This process ends when in the register 33 all bits are set to zero. ,. At the same time, a zero signal is output from the output of the OR 13 element, according to which a single signal is generated at the output of the one-shot 14 and the trigger 15 is set to the zero state and at the same time the register 39 is set to the zero state through the element OR 11 and the one-shot 21. the state of the device corresponds to the initial mode of operation when the device implements the functions of forming and tracking the state of the queue and the processors. In this case, the registers 33 and 39 and the trigger 15 are in the zero state, in the registers 30 of the group there is a queue of applications for solving the problem, the elements of the And blocks 38 are closed and pro-. processors are disconnected from the outputs of register 39, elements 22 and 18 of the group. And 31 and 32 blocks, groups of elements. 1 required processors to solve the problem. The operation of the device in the service mode of the order by a circular cyclic algorithm consists of the following. After writing the code of the number of processors in register 33 and the copy of the application in register A3, the elements of the device are in the following state. At the output of the OR 13 element, a single signal is established, according to which AND 22 and AND 1 blocks of AND 31 and 32 elements and AND 48 elements are closed in the same way as before. At the output of the decoder 20, a single signal is not generated and the trigger 15 remains in the zero state. Therefore, the state of the processors at the moment of the start of distribution is maintained in register A9, and the dynamic tracking of the state of the processors is performed at. register 42. The single signal from the output of the OR 13 element is fed to the input 4 of the distributor 1, and the zero signal from the trigger 15 to the input 2 of the distributor 1. At the output 6 of the distributor 1, a signal appears. According to this signal, two alternatives are possible in the device: either to allocate processors to the task, or to return money to the end of the queue (in the first register of group 30) to retry queuing. The selection of processors is made on the basis of the preliminary distribution of processors. The signal from the output 5 of the distributor is fed to the input 34 of register 33. By its effect, a ring cyclic shift of the contents of this register is detected in order to search for and distribute free processors. The state of the processors at the time of the distribution start is stored in the register 49. As described, the installation of the bits of the register 39 corresponding to the distributed processors is performed. However, the AND 40 elements are closed and the processor does not allocate a task, i.e. Register 39 records the result of the allocation of the processors. In the distribution process, only one cycle of code shift of the number of processors in the register 33 is performed. If in one distribution cycle all 811 necessary processors can be represented, then a single signal is generated from the output 6 of the distributor 1 at the output of the element 8 by which the processors are selected based on distribution results. From the output of the AND 8 element, a single signal through the OR element 16 opens the AND 40 elements and the allocation of processors is allowed similarly to that considered. for servicing the applications in order, in order of arrival. A single signal delayed by the delay element 10 (for the time of the processor selection) through the element OR 11 and the one-shot 21 arrives at the reset input of the register 39 and sets it to the zero state. Since in register 33 there are no single bits (all processors can be allocated to the task as a result of the distribution), at the same time the output of the {SHI 13) element is set to zero, which prevents the passage of the signal from the output of the distributor 1 to the register 33. Besides, this signal is opening for signal passing through element 8. The remaining processes in the device for eliminating the zero potential at the output of the element OR 13 were considered. After performing the process of allocating the processors, the device proceeds to the next queuing service. The operation of the device in the case when, after completing the distribution cycle of the group processors, not all the necessary processors can be allocated to the task (in this case the application returns to the end of the queue), consists of the following. After the allocation cycle is completed, the register 33 remains one Hbfe bit. At the output of the OR 13 element, a zero signal is not generated, and a single signal is generated at the signal from the output 6 of the distributor 1, at the output of the AND 9 element. Element 17 opens with this signal, and elements 18 and 31 and 32 blocks open through element OR 1-2, allowing one clock cycle from output 7 of distributor 1 to pass. At the same time, a single signal with

1515

выхода элемента И 9 устанавливаетс в нулевое состо ние регистр 33 и через элемент ИЛИ 11 регистр 39.the output of the AND 9 element is set to the zero state of the register 33 and through the OR element 11 the register 39.

При этом за вки в очереди перемещаютс в направлении от первого регистра 30 к последнему. Очередна за вка выбираетс на обслуживание, а из регистра 43 копи за вки.In this case, the queued applications move in the direction from the first register 30 to the last. The next application is selected for servicing, and from the register 43 copies of the application.

109518116109518116

возвращаемой в очередь, поступает на вход 27 коммутатора 23 и записываетс в первый регистр 30 группы. Далее устройство реализует выбранную . на обслуживание очередную за вку.returned to the queue, is fed to the input 27 of the switch 23 and is written to the first register 30 of the group. Next, the device implements the selected. for the service of another one.

Применение изобретени позвол ет уменьшить обслуживани срочных за вок.The application of the invention makes it possible to reduce the service of urgent applications.

Claims

DEVICE. FOR PROCESSOR JOB DISTRIBUTION, containing a group of storage registers, a first and second group of AND elements, a shift register, a first AND element, a first OR element, a group of OR elements, a processor ready register and a pulse distributor, the start input of which is connected to the device start input, a group of outputs processor readiness register is connected to the first inputs of AND elements of the first group, the group of outputs of the shift register is connected to the group of inputs of the first OR element, the output of which is connected to the stop input pulse generator, the first output of the pulse distributor is connected to the shift control input of the shift register, the group of information inputs of the processor readiness register is connected to the group of information inputs of the device, the clock input of each group storage register, except the last, is connected to the output of the corresponding element And the second group, ¹ group of information the outputs of each group storage register, except the last, is connected to the group of information inputs of the next group storage register, the first input is each the first element AND of the second group, except the last one, is connected to the output of the subsequent element And of this group, the second output of the pulse distributor is connected to the first input of the last element And of the second group, characterized in that, in order to reduce the time for servicing urgent applications, the third one is introduced into it, the fourth group of AND elements, the second, third and fourth elements AND, the second, third and fourth elements OR, the first, second and third delay elements, the first, second blocks of AND elements, buffer register, switch, mode decoder, group single vibrators, first and second single vibrators, mode trigger, standby register, distribution register, the output group of which is connected to the group of inputs of the group of “single vibrators” and to the first inputs of the elements and the third group, the outputs of the elements of the third group are connected to the group of information outputs of the device, the output of the second OR element is connected to the second inputs of the AND elements of the third group and to the first inputs of the OR elements of the group, the single output of the mode trigger is connected to the first input of the second OR element and to the reset input p pulse distributor, the third output of which is connected to the first inputs of the first and second AND elements, the output of the first OR element is connected to the second inputs of the first and second AND elements, with the first inputs of the third AND element and the third OR element and with the input of the first one-shot, the output of which is connected to the zero input of the mode trigger and with the first input of the fourth OR element, the output of the fourth OR element through the second one-shot is connected to the reset register reset input, the outputs of the And elements of the fourth group are connected to gr a solder of information inputs of the distribution register, the group of outputs of the shift register is connected to the first inputs of the And elements of the fourth group and to the group of inputs of the mode decoder, the output of which is connected to a single input of the mode trigger, the group of outputs of the readiness register is connected to the second inputs of the elements And of the fourth group, the outputs of the single-vibrator group connected to the groups of inputs for resetting the readiness register and shift register, the outputs of the elements And the first group are connected to the group of single inputs of the readiness register, the outputs of the This OR group is connected to the second inputs of the AND elements of the first group, the output of the third OR element is connected to the second inputs of the OR elements of the troupe, with the first inputs of the AND elements of the second group, except the last, with the second input of the last AND element of the second group and with the first inputs of the first and second blocks of elements AND, the output of the first element AND is connected to the second inputs of the third and fourth elements OR and to the first input of the fourth element AND, the second input of the fourth element And is connected to the second input of the third element Y, with the second input m of the first element AND of the second group and through the first delay element with the output of the last element AND of the second group, the output of the third element And is connected to the first control input of the switch, the output of the fourth element And is connected to the second control input of the switch, the first information input of the switch is connected to the information input devices, output code groups of the task number number of the buffer register processors are connected to the second information input of the switch, the output code group of the buffer register task number connected to the third inputs of AND elements of the third group, the output of the last element Й of the second group is connected to the second inputs of the first and second blocks of AND elements and through the second delay element with the clock input of the buffer register, the group of outputs of the task number code of the last group storage register is connected to the group of inputs of the first block of elements AND, the group of outputs of the code of the number of processors of the last group storage register is connected to the group of inputs of the second block of elements AND, the group of outputs of the second block of elements AND is connected and with a group of information inputs of the shift register and with the first group of information inputs of the buffer register, the group of outputs of the first block of elements And is connected to the second group of information inputs of the buffer register, the output of the first delay element is connected to the clock input of the last register of the storage group, the group of outputs of the switch is connected to the first group of inputs of the first group storage register, the second group of outputs of the switch is connected to the second group of inputs of the first group storage register, the output of the second element And connected to the second input of the second OR element and to the input of the third delay element, the output of which is connected to the third input of the fourth OR element.