Изобретение относитс к области измерительной техники и может быть использовано в информационно-измер тельных системах, гибридных вычисл тельных комплексах, системах автоматики , регулировани и контрол . Известен аналого-цифровой преоб разователь (АЦП) повышенного быстро действи , содержащий суммирующий усилитель, основной цифроаналоговьт преобразователь (ЦАПТ, выходной регистр и блок управлени С13. Недостатками этого преобразовател вл ютс отсутствие возможнос кодировани сигналов обеих пол рно тей и необходимость использовани дл его реализации прецизионных, сложных в настройке элементов. Известен также АЦП с циклическим уточнением результата, содержащий набор масштабных усилителей (усили тель с перестраивае1 1ым коэффициенто передачи )., коммутатор аналоговых сигналов, многопороговый компаратор нуль-орган, дешифратор, блок управ лени , сумматор, регистр пам ти и набор ЦАП 2. К недостаткам устройства относ невозможность кодировани двухпол ных сигналов и как следствие - непосто нство времени преобразовани входного сигнала tpp/ которое колеблетс в пределах (-)Т где i - врем одного элементарного такта преобразовани ;Пц-минимально возможное количество тактов в течение всего процесса преобразовани . Наиболее близким техническим решением к предлагаемому вл етс АЦП содержащий усилитель с перестраивае мым коэффициентом передачи, многопороговый компаратор, дешифратор, сумматор, регистр пам ти, ЦАП, устройство управлени и блок формирова ни нормального унитарного кода, вход которого подключен к первому выходу многопорогового компаратора, а выход через дешифратор .соединен с первым входом формировател кодов, выход которого подключен к входу .сумматора, а к второму входу формир вател кодов подключен второй вход многопорогового компаратора и блок коррекции сигнаЛа обратной св зи, первый вход которого соединен с вторым входом компаратора, а выход с инвертирующим входом усилиТеЛ с перестраиваемым коэффициентом передачи, второй управл ющий вход блока коррекции подключен к выходу устройства управлени Гз. Недостатком устройства вл етс отсутствие возможности сокращени времени преобразовани массивов информации из-за фиксированного, вре мени преобразовани . Цель изобретени - сокращение времени обработки массива измерительной информации. Цель достигаетс тем, что аналого-цифровой преобразователь, содер жащий усилитель с перестраиваекым коэффициентом передачи, первый вход которого соединен с шиной входного сигнала, второй вход через последовательно соединенные цифроаналоговый преобразователь и регистр пам ти соединен с выходом шифратора, а третий вход через блок коррекции сигнала обратной св зи - с первым выходом многопорогового компаратора и перв входом формировател кода, выход усилител с перестраиваемым коэффициентом передачи соединен с первым входом многопорогового компаратора/ второй вход которого соединен с выходом блока управлени и вторь№1 входом блока коррекции сигнала обратной св зи, второй выход многопорогового компаратора через последовательно соединенные блок формировани нормального унитарного кода и шифратор соединен с вторым входом формировател кода, выход которого соединен с первым входом комбинационного сумматора,, выход которого подключен к выходной шине, введены анализа пол рности результата преобразовани и вариатор длительности цикла преобразовани , первый вход которого соединен с выходом блока управлени и вторым входом блока формировани нормального унитарного кода, второй вход - с выходом усилител с перестраиваемым коэффициентом передачи, а выход - с управл ющими входами регистра пам ти и усилител с перестраиваемым коэффициентом передачи и с первым входом блока анализа пол рности результата преобразовани , к второму входу которого подключен выход Формировател кодов, а выход соединенс вторим входом комбинационного сумматора. Вариатор длительности цикла пребразовани выполнен на блоке анаиза преобразуемого сигнала, шифраоре и дешифраторе, выход которого одключен к выходу вариатора длительости цикла преобразовани и к перому входу шифратора, к второму ходу которого подключ.ен выход блока нализа преобразуемого сигнала, а к ыходу - первый вход дешифратора, торой вход которого соединен с ервым входом вариатора длительности икла преобразовани , второй вход оторого.подключен к входу блока нализа преобразуемого сигнала. На фиг, 1 представлена структура схема АЦП; на фиг, 2 - структуа вариатора длительности цикла реобразовани . В состав АЦП вход т усилитель 1 перестраиваемым коэффициентом перед чи, многопороговый компаратор (МК ) 2, блок 3 управлени , блок 4 формировани нормального унитарного кода блок 5 коррекции сигнала обратной св зи, формирователь б кода, шифратор 7, регистр 8 пам ти, комбинационный сумматор (СМ19, ЦАП 10, блок 11 анализа пол рности результата преобразовани , вариатор 12 длитель ности цикла преобразовани , содержащий блок 13 анализа преобразуемог сигнала, шифратор 14, дешифратор 15, шины 16 и 17, шина 18 входного сигнала, шина 19 и шина 20 выходног кода. Выход усилител 1 подключен к одному из входов МК 2. Второй вход МК 2 соединен с выходом блока 3, . который осуществл ет потактноё стро бирование МК 2, Один из выходов МК 2 соединен с входом блока 4, а другой - с входами блока 5 и формировател б. Блок 4 приводит возможно ошибочные кодовые комбинации на выходе МК 2, возникающие вследствие большого допустимого разброса зон нечувствительности компараторов, вход щих в блок МК 2, к сплошной последовательности единиц, т.е. к нормальному унитарному коду.Выход блока 4 соединен с входом цшфратора 7. Выход шифратора 7 соединен с вторым входом формировател 6 и со входом регистра 8. Выходформировател б соединен с одним из входов СМ 9, а выход регистра 8 - с входом ЦАП 10, который на каждом такте формирует аналоговый эквивалент сиг нала, соответствующий поступающему в регистр 8 из шифратора 7 цифровому коду. Аналоговые выходы ЦАП 10 и блока 5 подключены соответственно к первому и второму инвертирующим входам усилител 1. Выход формировател 6 соединен также с блоком 11, выход которого подключен к СМ 9. Блок 11 в зависимости от пол рности результа:та преобразовани на каждом такте осущест вл ёт операцию размножени знака. Выход блока 3 соединен та:кже с управл ющими входами блоков 4 и 5 и с одним из входов вариатора 12, на другой вход которого подключаетс выход усилител 1. Вариатор 12 осуществл ет последовательный выбор очередного такта преобразовани . . Блок 13 1ФИГ. 2) определ ет диапазон сигнала на данном такте преоб разовани . Его выход соединен с пер вым входом шифратора 14. Выход шифратора 14 соединен с первым входом дешифратора 15, выход которого соед нен с вторым входом шифратора 14. Вход блока 13 вариатора 12 шиной 16 соединен с выходом усилител 1, а второй вход дешифратора 15 шиной 17 соединен с выходом блока 3. Третий (неинвертирующий )вход усилител 1 соединен с шиной 18 входного сигнала. Выход дешифратора 15 соединен также шиной 19 с управл ющими входами усилител 1, регистра 8 и блока 11. Выход су1 1матора 9 соединен с шиной 20 выходного кода. Устройство работает следующим образом. Импульсом подготовки к работе все узлы AUK устанавливаютс в исходное состо ние. Преобразуег ый сигнал по шине 18 поступает на неинвертирующий вход усилител 1. В процессе преобразовани коэффициент- передачи К усилител 1 может принимать 8 значений ,, последовательно возраста в 1 раз ка каждом такте, причем К,- /5 -; ,2., ...,е ; 2 4 К i 2, где (Ь - коэффициент передачи усили,тел 1 на первом такте; V - множитель увеличени коэффициента передачи усилител 1 на 1+1 также по сравнению 1 -ым тактом; t - номер такта преобразовани ; Р - максимально возможное число элементарных тактов преобразовани ; п - число двоичных разр дов кода циф рового эквивалента входного аналогового сигнала, определ емых на одном такте. Таким образом, на первом такте преобразовани коэффициент передачи усилител )6. С выхода усилител сигнал подаетс на вход многопорогового компаратора. Код, формируемый на выходе МК 2, может отличатьс от унитарного наличием нулей среди сплошного р да единиц. Это возникает вследствие грубой настройки компараторов, зоны нечувствительности которых могут перекрыватьс . Поэтому код с выхода многопорогового компаратора поступает на вход блока 4 формировател нормального унитарного кода. Сформ ированный и хран щийс в блоке 4 нормальный унитарный код преобразуетс в шифраторе 7 в пр мой двоичный позиционный код дл записи в регистр 8, управл ющий взведением разр дов ЦАП 10, и в формирователь б, который формирует дополнительный код, что создает очевидные преимущества при операции сложени разнопол рных кодов. Сформированные в шифраторе первом такте преобразовани и разр ды цифрового эквивалента преобразуемого сигнала поступают на формирование аналогового эквивалента (компенсирующего сигнала через соответствующую секцию регистра 8 в п старшие разр ды ЦАП 10 и через формирователь 6 - в n старшие разр ды сумм тора 9. Одновременно признак знака цифрового эквивалента преобразуемог сигнала подаетс в блок 5 дл формировани поправки- на пол рность и компенсирующий сигнал .обратной св з Обычна операци суммировани . разн пол рных кодов, значительно упрощаем при осуществлен-ии ее в дополнитель ном коде, осложн етс все же тем, что кодовые комбинации складываютс с различными характеристиками и мантиссами, определ емыми пор дком кодовой комбинации данного такта в общем пор дке окончательного выходного кода. Производ операцию размножени знака, которую осуществл е блок 11, можно значительно сократит врем формировани результата преоб разовани в СМ 9 . В качестве иллюстрации логики опе рации сложени с размножением знака п ведем пример сложени двух кодовых ко бинаций, полученных в процессе предыдущих тактов преобразовани и на те кущем такте. Примем в примерет 2 и Г1 4, где m 10101001 - комбинаци - результат прошедших тацхов преобразовани , 1001 - результат ,.и преобразовани текущего такта. Наличие единицы в старшем разр д кодовой комбинации вл етс признаком отрицательной пол рности. Прибавление кода текущего такта к уже имеющейс комбинации производ ства со сдвигом в n-т разр дов 10 987654321 10101001 1001 Таким образом, в младшем Ц-ом} разр де требуетс осуществить опера цию сложени , а в 4-ом разр де - оп 1рацию вычитани . После размножени знака указанно выражение примет вид 10 987654321 10101001 1111111001 Суммирование дальше ведетс , без учета знаков кодовых комбинаций и выполн ютс все правила суммировани двоичных кодов. В итоге получаем 10 9876543 21 1 0101001 111111001 1 010011101 Таким образом, функции блока ., анализа пол рности результата преоб разовани заключаютс в том, что он в зависимости от знака результата преобразовани на данном осупествл ет процедуру размножени знака т.е. доопредел ет со стороны старших разр дов слагаемое, определенное на данном такте-, последовательностью единиц, в случае отрицательной его пол рности и последо вательностью нулей в случае,если знак слагаемого положительный, и подает результат доопределени на вход сумматора 9. Одновременно с описанной последовательностью преобразовани сигнала с выхода усилител 1 этот же сигнал подаетс на вход блока 13 вариатора 12.Блок 13 состоит из набора компараторов , число которых выбираетс равным количеству тактов преобразовани , а пороги срабатывани выбираютс равными диапазонам измерени сигнала на каждом из тактов соответственно . Погрешность задани порогов срабатывани компараторов блока 13 и их зоны нечувствительности не должны превьш1ать величины младшего разр да преобразовани .сигнала на соответствующем данному диапазону такте. Определ диапазон, в котором находитс сигнал на каждом из текущих тактов, можно передать дальнейшее преобразование его на соответствующий этому диапазону такт, очевидно, что этот очередной такт не всегда должен быть следующим по пор дку, т.е. случаи, в которых результатами преобразовани сигнала на одном или нескольких следующих по пор дку тактах должны стать нулевые кодовые комбинации, могут быть определены заранее, и эти такты могут быть пропущенными, Выбор нужного номера следующего такта в вариаторе 12 происходит следующим образом. Код, соответствующий номеру одного из последующих тактов, в-диапазоне измерени которого находитс сигнал,поустпивший на вход блока 13 с выхода усилител I,преобразуетс в шифраторе 14 в двоичный позиционный код и поступает на один из входов дешифратора 15. По команде из блока 3 управлени дешифратор 15 формирует управл ющий сигнал, осуществл ющий переключени в основной схеме преобразовател : выбор коэффициента передачи усилител 1, выбор секции регистра 8 дл записи кода эквивалента сигнала на текущем такте, стробирование блока II.Дешифратор 15, кроме того, управл ет работой шифратора 14, который в зависимости от состо ни выхода дешифратора 15 преобразует состо ни выходов тех компараторов блока 13,пороги которых определ ютс диапазонами измерени сигнала на оставшихс тактах. Эквивалент сигнала с выхода ЦАП 10, скорректированный сигналом бло-т ка 5, в усилителе 1 компенсирует входной сигнал. Разность между входным и компенсирующими сигналами передаетс усилителем 1 дл дальней шего преобразовани с коэффициентом передачи, соответствующим номеру следующего рабочего такта. Номер этого такта и соответстственно коэффициент передачи усилител определ етс в вариаторе 12, учитыва . величину входного сигнала, а не задаетс жестко блоком 3 управлени , как в прототипе. Коэффициент переда чи усилител 1 на ii-ом такте выбираетс из указанного соотношени . Выбор коэффициента передачи усилител 1 таким образом приводит к расширен вйо диапазона измерени разности сигналов на каждом такте по сравнению с необходимым при обычнбм после довательно-параллельном преобразова нии .Вводима информационна избыточность позвол ет использовать быстро действующие узлы (компараты, усилитель ..,) невысокой точности и значительно упрощает принципиальную схему преобразовател . В этом случа результат преобразовани предыдущих тактов доопредел етс в последующем ;такте в( 1 младших разр да, где Таким образом, в результате преобразовани формируетс М-разр дный двоичный эквивалент входного сигнал где М - п + (6-1) п п -I- (S-DEo jk Передава с помощью вариатора 12 управление на соответствующий такт и исключа из алгоритма такты, результатами преобразовани которых могли бы быть нулевые кодовые комбинации , можно значительно сократить среднее врем обработки массива информации. К сокращению времени преобразовани приводит и использование при опе рации сложени в сумматоре 9 разнопол рных кодов операции размножени знака, осуществлением которой управл ет блок 11. Типичными услови ми эксплуатации ЛЦП вл ютс такие, когда сигналы на входе его измен ютс не во всем динамическом диапазоне, а в зоне малых значений или распределены по случайному логарифмическому или экспоненциальному закону. Сокращение времени преобразовани ,таких массивов информации может составл ть до 50 %. В качестве базового варианта дл сравнени используем АЦП из серийно выпускаемого устройства пребразовани типа УП-6, построенный по принципу поразр дного кодировани с преобразованием многоразр дных приращений. Этот.принцип преобразовани чаще называетс методом последовательно-параллельного преобразовани . АЦП из УП-610, вл ющейс одной из модификаций устройства УП-6, имеет следующие параметры , врем преобразовани (пр) 15 МКС. ; Наиболее просто подсчитать сокра щение времени преобразовани дл случа , когда обоих срав|ниваемых АЦП присутствует сигнал, значени которого распределены по всему диапазону по равномерному закону (хот приэтом условии достоинства предлагаемого варианта АЦП про вл ютс далеко не полностью. Коэффициент ct сокращени времени рассчитываетс по формуле Г 1 е -1 1 Р-2 I а + -П.-:;;- + . . . + . -1 J ie-iim g При обработке массива информации, состо щего, например, из 1000 точек, врем обработки его при использоваНИИ базового варианта составит Т tnpN 15-1000 15-ЮЗ МКС. При построении АЦП согласно изобретению , обладающего сходными с базовьпи вариантом параметрами (tf,j, 15 МКС, ) и 4 ) , показатель m должен быть равен 2. В этом случае коэффициент сокращени времени преобразовани оказываетс равным 1. + 1 4-2 + 4 2 4 4 ,6, а врем обработки массива из 1000 отсчетов при равномерном законе распределени значений сигнала во всем диапазоне ока :етс равным Т -tnp (l-ii| 15 -10 (1-0,056) 14,1-10 МКС. Таким образом, технико-экономичесий эффект от использовани данного ЦП состоит в сокращен-ии времени бработки массива измерительной инормации (выигрыиг по времени с базоым АЦП 5,6% ).The invention relates to the field of measurement technology and can be used in information and measuring systems, hybrid computing systems, automation systems, control and monitoring systems. A high-speed analog-to-digital converter (ADC) is known, containing a summing amplifier, a main digital-to-analog converter (a DACT, an output register and a C13 control unit. The disadvantages of this converter are the lack of coding of both field signals and the need to use high-precision signals for its implementation elements difficult to tune in. Also known is an ADC with cyclical refinement of the result, which contains a set of large-scale amplifiers (an amplifier with a rearrangement of the 1st coefficient transfer)., analog signal switcher, multi-threshold zero-organ comparator, decoder, control unit, adder, memory register and DAC set 2. The device’s drawbacks include the impossibility of coding two-way signals and, as a result, the time transform of the input signal tpp which varies in the range of (-) T where i is the time of one elementary conversion cycle; Pz is the minimum possible number of cycles during the entire conversion process. The closest technical solution to the proposed is an ADC containing an amplifier with a tunable gain, a multi-threshold comparator, a decoder, an adder, a memory register, a DAC, a control unit and a unit forming a normal unitary code whose input is connected to the first output of the multi-threshold comparator, and the output through the decoder. connected to the first input of the code generator, the output of which is connected to the input of the accumulator, and the second input of the multi-threshold to the second input of the code generator mparatora and a signal feedback correction, a first input coupled to the second input of the comparator, and the output to the inverting input of the amplifier with adjustable transmission ratio, the second control input correction unit connected to the output control device GB. The drawback of the device is the lack of the possibility of reducing the time of converting the data arrays due to the fixed conversion time. The purpose of the invention is to reduce the processing time of the array of measurement information. The goal is achieved in that the analog-to-digital converter containing an amplifier with a tunable gain, the first input of which is connected to the input signal bus, the second input through serially connected digital-to-analog converter and the memory register is connected to the output of the encoder feedback - with the first output of the multi-threshold comparator and the first input of the code generator, the output of the amplifier with a tunable transmission coefficient is connected to the first input of the multi-channel The second comparator / second input is connected to the output of the control unit and the second No. 1 input to the feedback signal correction unit, the second output of the multi-threshold comparator through the serially connected unit to form a normal unitary code and the encoder is connected to the second input of the code generator, the output of which is connected to the first input combinational adder, whose output is connected to the output bus, the analysis of the polarity of the conversion result and the variator of the duration of the conversion cycle, the first input The second input is connected to the output of the control unit and the second input of the unit for generating a normal unitary code, the second input is connected to the output of the amplifier with a tunable gain, and the output is connected to the control inputs of the memory register and the amplifier with a tunable gain and the first input of the field analyzer results of the conversion, to the second input of which the output of the Shaper codes is connected, and the output is connected to the second input of the combinational adder. The transducer cycle variator is made on the analog block of the signal being converted, the encoder and the decoder, the output of which is connected to the output of the transform cycle duration variator and to the first input of the encoder, the second input of which is connected to the output of the block of the conversion signal that is being converted, and the decoder first input is connected to the second input , the second input of which is connected to the first input of the variator of the conversion pulse duration, the second input is expensive. It is connected to the input of the block of the conversion of the signal being converted. Fig, 1 shows the structure of the ADC; Fig. 2 shows the structure of the variator of the duration of the transformation cycle. The ADC includes an amplifier 1 with a tunable transfer coefficient chi, a multithreshold comparator (MC) 2, a control block 3, a normal unitary code formation block 4 a feedback signal correction block 5, a shaper b code, an encoder 7, a memory register 8, a combinational adder (CM19, DAC 10, conversion result polarity analysis unit 11, a conversion cycle variator 12 comprising a signal conversion convertible analyzer 13, a encoder 14, a decoder 15, buses 16 and 17, an input signal bus 18, a bus 19 and a bus 20 output code. Exit amplifier 1 is connected to one of the inputs of the MK 2. The second input of the MK 2 is connected to the output of block 3, which builds the MK 2, one of the outputs of the MK 2 is connected to the input of block 4, and the other to the inputs of the block 5 and the driver b. Block 4 results in possibly erroneous code combinations at the output of the MK 2, due to the large permissible spread of the dead zones of the comparators included in the MK 2 block, to a continuous sequence of units, i.e. to the normal unitary code. The output of block 4 is connected to the input of the encoder 7. The output of the encoder 7 is connected to the second input of the imager 6 and to the input of the register 8. The output of the imager b is connected to one of the inputs CM 9, and the output of the register 8 to the input of the DAC 10, which on each clock cycle, it forms an analog equivalent of the signal corresponding to the digital code entering the register 8 from the encoder 7. The analog outputs of the DAC 10 and block 5 are connected respectively to the first and second inverting inputs of the amplifier 1. The output of the imaging unit 6 is also connected to the block 11, the output of which is connected to the CM 9. The block 11 depending on the polarity of the result It is a sign multiplication operation. The output of block 3 is connected: to the same control inputs of blocks 4 and 5, and to one of the inputs of variator 12, to the other input of which the output of amplifier 1 is connected. Variator 12 sequentially selects the next conversion cycle. . Block 13 1FIG. 2) determines the range of the signal at a given conversion cycle. Its output is connected to the first input of the encoder 14. The output of the encoder 14 is connected to the first input of the decoder 15, the output of which is connected to the second input of the encoder 14. The input of the unit 13 of the variator 12 by bus 16 is connected to the output of amplifier 1, and the second input of the decoder 15 by bus 17 connected to the output of block 3. The third (non-inverting) input of amplifier 1 is connected to the input signal bus 18. The output of the decoder 15 is also connected by bus 19 to the control inputs of amplifier 1, register 8 and unit 11. The output of cy1 1mator 9 is connected to bus 20 of the output code. The device works as follows. With the preparatory work impulse, all AUK nodes are reset. The transforming signal is fed via bus 18 to the non-inverting input of amplifier 1. In the process of conversion, the transfer coefficient K of amplifier 1 can take 8 values, successively 1 time each time, and K, - / 5 -; , 2., ..., e; 2 4 К i 2, where (b - force transmission coefficient, tel 1 at the first cycle; V is the multiplier of the increase in the transmission coefficient of the amplifier 1 by 1 + 1 also by comparison with the 1st cycle; t is the number of the conversion cycle; P is the maximum possible the number of elementary conversion cycles; n is the number of binary digits of the digital equivalent code of the input analog signal determined on one cycle. Thus, on the first conversion cycle, the gain of the amplifier) 6. From the output of the amplifier, a signal is applied to the input of the multi-threshold comparator. The code formed at the output of the MK 2 may differ from unitary in the presence of zeros among the continuous series of ones. This is due to the coarse tuning of comparators, whose dead zones may overlap. Therefore, the code from the output of the multithreshold comparator is fed to the input of block 4 of the generator of the normal unitary code. The normal unitary code formed and stored in block 4 is converted in encoder 7 into a direct binary positional code for writing into register 8, which controls the charging of DAC bits 10, and into a former, which generates an additional code, which creates obvious advantages when operations of addition of multipole codes. The first conversion and digit digital equivalent generated in the encoder are transferred to the analog equivalent (compensating signal through the corresponding section of register 8 to the higher bits of the DAC 10 and through the driver 6 to the n high bits of the sum of 9. At the same time, the sign of the sign the digital equivalent of the signal to be converted is fed to block 5 to form a polarity correction and a compensating signal. The usual summation operation. different polar codes, meaning It is simplified when implemented in an additional code, but is complicated by the fact that the code combinations add up with different characteristics and mantissas, determined by the order of the code combination of the given clock cycle in the general order of the final output code. carried out block 11, it is possible to significantly shorten the time required to generate the conversion result in CM 9. As an illustration of the logic of the operation of addition with the reproduction of the sign n, we give an example of the addition of two code combinations, sex chennyh during the previous conversion cycles and those kuschem cycle. Let us take in example 2 and G1 4, where m 10101001 is the combination — the result of the last transformations of the past, 1001 the result, and the transformation of the current measure. The presence of a one in the most significant bit of a code combination is a sign of negative polarity. Adding the code of the current clock to the already existing combination of production with a shift in the n-th bits of 10 987654321 10101001 1001 Thus, in the younger C-th} discharge it is necessary to perform the addition operation, and in the 4th discharge - de-subtract . After the multiplication of the sign, the indicated expression will take the form 10 987654321 10101001 1111111001 Summation is continued, without taking into account the signs of code combinations and all the rules for the summation of binary codes are fulfilled. As a result, we get 10 9876543 21 1 0101001 111111001 1 010011101 Thus, the functions of the block., The analysis of the polarity of the conversion result lies in the fact that, depending on the sign of the result of conversion, i.e. completes from the side of the higher bits a term defined at a given clock cycle, a sequence of units in the case of its negative polarity and a sequence of zeros if the sign of the term is positive, and submits the result of the addition to the input of the adder 9. At the same time, the signal from the output of amplifier 1, the same signal is fed to the input of block 13 of variator 12. Block 13 consists of a set of comparators, the number of which is chosen equal to the number of conversion cycles, and the thresholds are equal tyvani selected measuring ranges equal to the signal on each of the bars respectively. The error of setting the thresholds for the operation of the comparators of block 13 and their dead zones should not exceed the magnitude of the low-order conversion of the signal at the corresponding cycle in this range. Determining the range in which the signal is located on each of the current measures, it is possible to transmit further conversion to the corresponding cycle in this range, it is obvious that this regular cycle should not always be next in order, i.e. cases in which the result of the signal conversion on one or several next beats should be zero code combinations can be determined in advance, and these beats can be skipped. The choice of the desired next clock number in the variator 12 is performed as follows. The code corresponding to the number of one of the subsequent clocks, in the measurement range of which the signal is located, which is fed to the input of block 13 from the output of amplifier I, is converted in the encoder 14 to a binary position code and is fed to one of the decoder inputs 15. On a command from control unit 3 The decoder 15 generates a control signal that switches in the main converter circuit: selects the gain ratio of amplifier 1, selects a section of register 8 to write the equivalent code of the signal on the current clock, gates the block II. Op 15, in addition, controls the operation of the encoder 14, which, depending on the output state of the decoder 15, converts the output states of those comparators of block 13, whose thresholds are determined by the signal measuring ranges on the remaining clock cycles. The equivalent of the signal from the output of the DAC 10, corrected by the signal of block 5, in amplifier 1 compensates for the input signal. The difference between the input and the compensation signals is transmitted by the amplifier 1 for further conversion with a transmission coefficient corresponding to the number of the next operating cycle. The number of this clock and, accordingly, the gain transfer coefficient of the amplifier is determined in the variator 12, taking into account. the magnitude of the input signal, and is not fixed rigidly by the control unit 3, as in the prototype. The transmission ratio of amplifier 1 at the second cycle is selected from the indicated ratio. The choice of the transmission coefficient of amplifier 1 thus leads to an extended range of measurement of the difference of the signals at each clock cycle compared to what is necessary with a conventional sequential-parallel conversion. The input redundancy allows the use of fast acting nodes (comparators, amplifier ..) of low accuracy and greatly simplifies the converter circuit concept. In this case, the result of the conversion of the previous clock cycles is determined further; the cycle is in (1 lower bits, where Thus, as a result of the conversion, an M-bit binary equivalent is formed, where M is n + (6-1) n p -I - (S-DEo jk Transferring control using the variator 12 to the appropriate clock cycle and eliminating the clock cycles from the algorithm, the conversion results of which could be null code combinations, it is possible to significantly reduce the average processing time for an array of information. It and the use in the operation of the addition in the adder 9 of the multipolar codes of the multiplication operation of the mark, the implementation of which is controlled by the block 11. Typical conditions of LCP operation are such, when the signals at the input change not in the whole dynamic range, but in the area values or are distributed according to a random logarithmic or exponential law. Reduction of conversion time, such arrays of information can be up to 50%. As a base case, for comparison, we use the ADC from a commercially available transducer of the UP-6 type, built on the basis of the bit-wise coding principle with the conversion of multi-bit increments. This transformation principle is often referred to as a series-parallel conversion method. The ADC from UP-610, which is one of the modifications of the UP-6 device, has the following parameters, the conversion time of the ISS is 15. ; It is easiest to calculate the conversion time reduction for the case when both compared ADCs have a signal whose values are distributed over the entire range according to a uniform law (although the condition of the merits of the proposed ADC is far from complete. The reduction time factor ct is calculated by the formula Г 1 е -1 1 Р-2 I а + -П .-: ;; - +.. +. -1 J ie-iim g When processing an array of information, for example, consisting of 1000 points, its processing time when using the baseline NRT variant will be T tnpN 15-1000 15-SW MK C. When constructing an ADC according to the invention, having parameters similar to the baseline (tf, j, 15 ISS,) and 4), the index m should be equal to 2. In this case, the conversion time reduction factor is equal to 1. + 1 4-2 + 4 2 4 4, 6, and the processing time of an array of 1000 samples with a uniform distribution law of signal values in the whole range is equal to T -tnp (l-ii | 15 -10 (1-0.056) 14.1-10 ISS . Thus, the technical and economic effect of using this CPU is to shorten the processing time of an array of measurement information (time gain from the base ADC of 5.6%).