ненного с входом установки в О второго триггера и первым входом третьего элемента И-НЕ, выход которого подключен к второму входу второго элемента И-НЕ, выход которого соединен с вторым входом первого элемента И-НЕ и первыми входами четвертого и п того элементов И-НЕ, вторые входы четвертого и п того элементов И-НЕ подключены к выходам ключа, пр мой и инверсный выходы первого триггера соединены с третьими входами четвер76The second trigger and the first input of the third NAND element, the output of which is connected to the second input of the second NAND element, the output of which is connected to the second input of the first NAND element and the first inputs of the fourth and fifth AND elements NOT, the second inputs of the fourth and fifth elements AND-NOT are connected to the outputs of the key, the direct and inverse outputs of the first trigger are connected to the third inputs of the four 76
109109
того и п того элементов И-НЕ, выходы которых соединены с входами четвертого элемента И, выход которого подключен к управл ющему входу запоминающего блока, выход первого эле мента И-НЕ соединен с входом установки в О третьего триггера, пр мой выход которого подключен к входу третьего элемента И, выход которого соединен с управл ющим входом второго регистра.of this and fifth NAND elements, the outputs of which are connected to the inputs of the fourth element I, the output of which is connected to the control input of the storage unit, the output of the first element NAND is connected to the input of the installation in O of the third trigger, the direct output of which is connected to the input of the third element And, the output of which is connected to the control input of the second register.
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в системах экстремального регулировани . Известен анализатор экстремумов, содержа щй синхронизатор, аналогоцифровой преобразователь, блок элементов И, регистр, многоканальный ре гистратор, блок сравнени кодов, два переключател , триггер., причем первый вход аналого-цифрового преобразо вател подключен к входу анализатора , второй вход - к первому выходу синхронизатора 3 разр дные выходы аналого-цифрового преобразовател со единены с разр днг11ми входами блока элементов И, разр дные выходы которо го подключены к входам регистра, выходы которого соединены с входами многоканального регистратора и второ группой блоков сравнени кодов, пер- з группа входов которого соединена с разр дными вых;одам аналого-цифрового преобразовател , выходы блоков сравнени кодов поД1и1ючены к входам триггера, вькоды последнего подключе ны к перво -{у v второму входам второго переключател , третий и четвертый входы которого соединены с четвертым выходом синхронизатора, выход второг перекшочатеп соединен с управл ющим входом мйогоканального регистратора, третий выход синхронизатора соединен с входом блока сравнени , первым ,к вторым входами первого пе реключа .т-ел , третий и четвертый входы которого соединены с выходами блока сравнени кодов, вьтход первого переключател подключен к входу блока элементов И 1 3. Недостатком данного анализатора вл етс низка точность вследствие того, что он регистрирует ложные экстремумы, что вл етс источником погрешности. Наиболее близким по технической суащости к предлагаемому вл етс анализатор функций распределени экстремумов, содержащий формирователь входных сигналов, аналого-цифровой преобразователь, первый регистр , блок сравнени кодов, второй регистр, многокак :льный, регистратор , триггер знака производной, коммутатор , синхронизатор, два блока определени экстремумов, каждый из которых содер дгу два формировател , эле-мент И, триггер, элемент ИЛИ и счетчик, птжчем первый выход синхро низатора подключен к первому входу аналого-цифрового преобразовател , второй вход которого соединен с входом формировател входных- сигналов, вход которого вл етс входом анализатора , выход аналого-дафрового преобразовател подключен к первым входам первого регистра и блока сравнени кодов, второй вход которого объединен с первым входом второго регистра и соединен с выходом первого регистра, выход второго регистра подключен к первому входу многоканального регистратора, выход которого соединен с входом синхронизатора,, второй, третий и четвертый выходы которого подключены соответственно 31 к вторым входам второго и первого регистров и третьему входу блока сравнени кодов, первый и второй выходы сложени и вычитани которого соединены с единичным и нулевым входами триггера знака производной, единичный и нулевой выходы которого соединены соответственно с вторым и третьим входами блоков определени экстремумов, первые входы которых соединены с п тым выходом синхронизатора , выходы блоков определени экстремумов соединены с соответствующими входами коммутатора, выход которого подключен к второму входу многоканального регистратора, первый вход элемента И вл етс первым входом бло,ка определений экстремума выход элемента И подключен к счетному входу счетчика, вход установки в О которого.объединен с входом установки в О триггера и соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом счетчика и вл етс выходом блока определе ни экстремумов, второй вход элемента И подключен к единичному выходу триггера, единичный вход которого соединен с. выходом первого формирова тел , вход которого вл етс вторь-м 1входс блока определени экcтt syмa второй вход элемента 1ЬШ подкл 0 ен к выходу второго формировател , «ход которого вл етс третьим входом бло ка определени экстремума L2J. Недостатком известного анализатора вл етс его низка точность, поскольку в момент записи в многоканальный регистратор значений кода с второго регистра в нем записан код следующего за экстремумом значени с аналого-цифрового преобразовател что приводит к неточной оценке плотности распределени . Цепь изобретени - повыисение точности регистрации экстремумов, Поставленна цель.достигаетс тем, что в анализатор, содержа ций регистры, блок сравнени , аналого1 ;ифровой преобразователь, вход которого пл етс входом анализатора, выход аналого-цифрового преобразовател подключен к первому входу блока сравнени и информаш окпому входу первого регистра, выход которого соединен с вторым входом блока сравнени и информационным входом второго регистра, запоминающий блок, первый к второй триггеры, формирователи 64 импульсов, первый элемент ИЛИ, первый элемент И, первый счетчик, счетный вход которого подключен к выходу первого элемента И, первый вход которого соединен с пр мым выходом второго триггера, выходы блока сравнени подключены соответственно к входам первого триггера, выходы которого через соответствующие формирователи и(тульсов соединены с соответствуюпщм входом первого элемента ИЛИ, выход которого подключен к входу установки в 1 второго триггера, причем информационный вход запоминающего блока соединен с информационным выходом второго регистра, введены элемент И-НЕ, элементы И, тре- . тий триггер, ключ, второй элемент ИЛИ, второй счетчик, дешифратор, элемент ИЛИ-НЕ, генератор-тактовьпс импульсов, выход которого подключен к первому входу второго элемента И, второй вход которого соединен с вьосодом запоминающего блока, выход второго элемента И подключен.к счетному входу второго счетчика, выходы которого соединены с входами дешифратора, первый выход которого поключен к входу злемента ИЛИ-НЕ, выход Ki.-roporo соединен с управл ющим входом анэлого-щгфрозого преобразоватаи ,. первый выход дешифратора подключен к пераому входу первого элемента И-НЕ, второй,вход которого соединен с пр мые выходом второго триггера, второй выход дешифратора подключай к управл ющему входу блока сравнени . третий выход дешифратора соединен с зторым входом первого элемента И к первым входом второго элемемта И--НЕ, четвертый выход дешифратора подключен к первому ьходу тре7ъего Е:лемента И, .п тый выход дешифратора соединен с управ.п ю1дим входом первого регистра, вы/.од вуФого элемента ИЛИ соединен с входом установки .в О первого счетчика и входом установки в М третьего триггера, входы второго элемента -ШИ подключа;iji к выходу первого элемента ИЛИ и выходу первого счетчика, соединенного с входом установки в О второго триггера и первым входом третьего элемента И-НЕ, ЗЬЕХОД которого подключен к второму входу вторЬго элемента И-НЕ, выход которого соединен с вторым входом первого элемента К-Ш и первыми входами четвертого и п того элементов , вторые входы $1 четвертого и п того элементов И-НЕ подключены к выходам ключа, пр мой и инверсный выходы первого триггера соединены с третьими входами четвертого и п того элементов И-НЕ, выходы которых соединены с входами четвертого элемента И, выход которого подключен к управл ющему входу запоминающего блока, выход первого элемента И-НЕ соединен с входом установки в О третьего триггера,. Лр мой выход которого подключен к входу третьего элемента И,- выход которого соединен с управл ющим входом второго регистра. На фиг. 1 представлена функциональна схема предлагаемого анализатора; на фиг. 2 - временные диаграммы , по сн ющие его работу. Анализатор (фиг.1) содержит аналого-цифровой преобразоватль 1, блок 2 сравнени , регистры 3 и 4, запоминающий блок 5, триггеры 6-8, формирователи 9 и 10 импульсов, элементы ИЛИ 11 и 12, элементы И 13-16, элементы И-НЕ 17-21, элементы ШШ-НЕ 22:, генератор 23 тактовых импульсов , счетчики 24 и 25, дешифратор 26 и ключ 27, вход которого заземлен На фиг. 2 показано напр жение 28 на входе устройства, импульсы 29 с первого выхода дешифратора 26, |Импульсы 30 с второго выхода дешифратора 26, импульсы 31 с третьего выхода дешифратора 26, импульсы 32 с четвертого выхода дешифратора 26, импульсы 33 с п того выхода дешифратора 26,- импульсы 34 с выхода элемента ИЛИ-НЕ 22, уровни напр жени 35 на пр мом выходе триггера 6, уров ни напр жени 36 на инверсном выходе триггера 6, импульсы 37 с выхода формировател 9, импульсы 38 с выхода формировател 10, уровни напр жени 39. с пр мого выхода триггера 7, импульсы 40 с выхода элемента И 13, импульсы 41 с выхода элемента ИЛИ 12 импульсы 42 с выхода счетчика 25, импульсы 43 с эыхода элемента И-НЕ 17 импульсы 44 с выхода элемента И-НЕ 18 импульсы 45 с выхода элемента И-НЕ 20 импульсы 46 с выхода элемента И-НЕ 2 импульсы 47 с выхода элемента И 14, импульсы 48.с выхода элемента И-НЕ 19 импульсы 49 с пр мого выхода триггера 8 и импульсы 50 с выхода элемента И 16. Анализатор работает следуюш 1м образом. 766 Напр жение исследуемого процесса с частотой выборки преобразуетс аналого-цифровым преобразователем 1 в параллельный код. На блок. 2 сравнени с ана1гого-цифрового преобразовател 1 поступает код текущего значени исследуемого сигнала, а с регистра 3 - значение, измеренное в предьщущем taKTe. В случае, если текущее значение больше предыдущего, то блок 2 сравнени выдает сигнал по шине +, а если меньше, то по шине -. В исходном состо нии счетчик 25 обнулен,, а триггер 6 находитс в нулевом состо нии. Рассмотрим процесс выделени максимума. При.монотонном возрастании входного напр жени блок сравнени вьщает сигнал по нише + до момента t (фиг.2, 28j , а следовательно , триггер 6 находитс в единичном состо нии (фиг.2,35). В момент t происходит изменение знака производной входного напр жени , текущее значение кода аналого-цифрового преобразовател 1 становитс меньше предьщущего, хран щегос в регистре 3, поэтому в момент прихода импульса с второго выхода дешифратора 26 (фиг.2,30) на выходе блока 2 сравнени по вл емс сигнал по шине - и триггер 6 переходит в нулевое состо ние (фиг.2,35). В этот момент запускаетс формирователь 9, импульсом которого (фиг.2,37) триггер 7 устанавливаетс в единичное состо ние (фкр.2,39), а счетчик 25 обнул етс . Триггер 7 разрешает прохождение тактовых импульсов с третьего выхода дешифратора 26 (фиг.2,31) через элемент И 13 на счетный вход счетчика 25 (фиг.2,40), коэффициент пересчета которого равен трем. Если счетчик 25 зафиксирует три импульса до момента следующего изменени знака первой производной входного напр жени , то импульс переполнени будет вл тьс признаком по влени максимума (фиг.2,42), истинное значение которого записано в регистре 4. Так как импу ьс переполнени устанавливает триггер 7 в нулевое состо ние и через элемент ИЛИ 12 обнул ет счетчик 25, его длительность будет равна времени переходных процессов в счетчике 25, поэтому дл надежной работы анализатора ввод т схему типа защелки на элементах Й-НЕ 17 и 18, которые раст гивают импульс перепол7 нени до длительности импульса с третьего выхода дешифратора 26 (фиг.2,44). Данный импульс поступае на входы элементов И-НЕ 20 и 21. Ключ 27 определ ет запись в зaпo шнающий блок 5 значений минимумов ил максимумов, или тех и других одновременно . В режиме определени максимумов , при совпадении единичного уровн с инверсного выхода триггера 6 и импульса признака по влени экс.трёмума на выходе элемента И-НЕ 21 формируетс импульс 46 и через элемент И 14 поступает на вход запо минающего блока 5, разреша запись значени максимума из регистра 4ч При последовательной перезаписи текущей информации из аналого-цифрово го преобразовател 1 в регистры 3 и 4 в момент переполнени счетчика 25 в регистре 4 оказываетс значени выборки следующей за экстремумом, так как переключение триггера 5 происходит в тот момент времени, ко да анализируетс следующа за экстр мумом выборка. Дл вьщелени в регистре 4 истинного экстремума в момент переполнени счетчика 25 элемент И-НЕ 19 и триггер 8 формируют импульс 49, запрещающий прохождение импульса 32 с выхода элемента И-НЕ 17 через элемент И 16 на запис входной информации в регистр 4. Передний фронт импульса 49 формируетс элементом И-НЕ 19 при совпадении импульса 29 с выхода элемента 17 и разрешающего уровн 39 с вьгхода I триггера 7 который по вл етс в момент переключени триггера 6. При этом триггер 8 устанавливаетс в нулевое-состо ние. Задний фронт им пульса 49 формируетс триггером 8 при наличии импульсов 41 с выхода элемента ИЛИ 12. Аналогично определ ютс импульсы минимумов. В этом случае срабатыва ет формирователь 10 (фиг.2,38). Сигнал о по влении минимума поступает с выхода элемента И-НЕ 20 (фиг.2,45) через элемент И 14 на вход запоминающего блока 5. 68 В случае попадани исслудемого процесса в зону нечувствительности аналого-цифрового преобразовател , т.е. на границу двух дифференциальных коридоров (интервал времени t2-tj фиг.2,28), аналого-цифровой преобразователь 1 может выдавать значени ложных экстремумов. В момент t наблюдаетс изменение знака производной . При приходе импульса с третьего выхода дешифратора 26 (фиг.2,31) блок 2 сравнени вьщает сигнал по шине -, в результате чего срабатывает триггер 6 (фиг.2,35) и запускаетс формирователь 9 (фиг.2,37), импульсом которого счетчик 25 сбрасываетс в нулевое состо ние (фиг.2,41). Счетчик 25 начинает счет, но уже после второго такта происходит изменение знака производной -и импульсом второго формировател 10 (фиг.2,38) счетчик 25 обнул етс , в результате чего импульс, характеризующий момент ложного экстремума, не вьщел етс , так как счетчик 25 за врем двух тактов не переполн етс . ;Вьщеленные экстремальные, значени .накапливаютс в запоминающем блоке 5. После того, как в нем будет зафиксировано число импульсов, равное заданному объему выборки, элемент И 15 отключит генератор 23 тактовых импульсов . В запоминающем блоке 5 накапливаетс информаци о плотности распределени максимумов и минимумов или тех и других вместе (определ етс ключом 27). При применении изобретени исключаетс ошибка определени значени экстремума вследствие фиксации неэкстремального значени , что позвол ет увеличивать интервал наблюдени достоверного поведени функции путем изменени коэффициента пересчета счетчика. Это дает возможность не только исключить любые погрешности, определ емые зоной нечувствительности компаратора, но и отфильтровывать помехи, наложенные на функциональ- . ную зависимость, что, в свою очередь, повышает точность определени экстремумов .The invention relates to automation and computing and can be used in extreme control systems. A known extremum analyzer contains a synchronizer, an analog-to-digital converter, an AND block, a register, a multichannel recorder, a code comparison block, two switches, a trigger. The first input of the analog-digital converter is connected to the analyzer's input, the second input is connected to the first output synchronizer 3 bit outputs of analog-to-digital converter are connected to bit-type inputs of the block of elements And, the bit outputs of which are connected to the inputs of the register, the outputs of which are connected to the inputs of a multichannel the second recorder and the second group of code comparison blocks, the first group of inputs of which is connected to bit outputs, the analog-digital converter, the outputs of code comparison blocks are connected to the trigger inputs, the codes of the latter are connected to the first {second v second inputs of the second switch , the third and fourth inputs of which are connected to the fourth output of the synchronizer, the output of the second switch is connected to the control input of the multi-channel recorder, the third output of the synchronizer is connected to the input of the comparator unit, first, to the second inputs of the first switch. T-el, the third and fourth inputs of which are connected to the outputs of the code comparison unit, the output of the first switch is connected to the input of the AND 1 3 element block. The disadvantage of this analyzer is low accuracy due to the fact that it detects false extremes, what is the source of the error. The closest in technical sense to the present invention is an extremum distribution function analyzer containing an input driver, an analog-to-digital converter, a first register, a code comparison unit, a second register, many variables: a log, a derivative sign trigger, a switch, a synchronizer, two blocks definitions of extrema, each of which contains two formers, the element AND, the trigger, the element OR, and the counter, the first output of the synchronizer is connected to the first input of the analog-digital input the generator, the second input of which is connected to the input of the input signal generator, whose input is the input of the analyzer, the output of the analog-diffraction converter is connected to the first inputs of the first register and the code comparison unit, the second input of which is combined with the first input of the second register and connected to the output of the first register, the output of the second register is connected to the first input of the multichannel recorder, the output of which is connected to the synchronizer input, the second, third and fourth outputs of which are connected respectively but 31 to the second inputs of the second and first registers and the third input of the code comparison unit, the first and second outputs of addition and subtraction of which are connected to the single and zero inputs of a derivative sign trigger, the single and zero outputs of which are connected respectively to the second and third inputs of the extrema determination blocks, the first inputs of which are connected to the fifth output of the synchronizer, the outputs of the extremum detection units are connected to the corresponding inputs of the switch, the output of which is connected to the second input of the multichannel About the recorder, the first input of the AND element is the first input of the block, the definition of the extremum, the output of the AND element is connected to the counting input of the counter, the installation input in O of which is connected to the input of the installation in O of the trigger and connected to the output of the OR element, the first input of which is connected to the output of the counter is the output of the block defined by extremums, the second input of the AND element is connected to the single output of the trigger, the single input of which is connected to. the output of the first body forming, the input of which is the second 1 input of the definition block of the sytem, the second input of the 1bch element connected to the output of the second generator, the stroke of which is the third input of the extremum determination block L2J. A disadvantage of the known analyzer is its low accuracy, because at the time of recording in the multi-channel recorder of code values from the second register, the code following the extremum of the value from the analog-to-digital converter is recorded, which leads to an inaccurate estimate of the distribution density. The circuit of the invention is to improve the accuracy of recording extrema. The goal is achieved by the fact that the analyzer contains registers, a comparison unit, analog; 1 a digital converter whose input is input by the analyzer, the output of an analog-digital converter is connected to the first input of the comparator and the information the input register of the first register, the output of which is connected to the second input of the comparison unit and the information input of the second register, the storage unit, the first to the second flip-flops, shapers 64 pulses, the first ele The ORENT, the first element is AND, the first counter, the counting input of which is connected to the output of the first element AND, the first input of which is connected to the direct output of the second trigger, the outputs of the comparator unit are connected respectively to the inputs of the first trigger, whose outputs are connected via the corresponding drivers with the corresponding input of the first OR element, the output of which is connected to the installation input to 1 of the second flip-flop, and the information input of the storage unit is connected to the information output of the second register, NAND elements and requir-. trigger, key, second OR element, second counter, decoder, OR NOT element, generator-pulses, the output of which is connected to the first input of the second element AND, the second input of which is connected to the output of the storage unit, the output of the second element AND is connected. the counting input of the second counter, the outputs of which are connected to the inputs of the decoder, the first output of which is connected to the input of the OR-NOT element, the output Ki.-roporo is connected to the control input of the analog-direct transform,. the first output of the decoder is connected to the first input of the first NAND element, the second, the input of which is connected to the direct output of the second trigger, connect the second output of the decoder to the control input of the comparison unit. the third output of the decoder is connected to the third input of the first element AND to the first input of the second element AND - NOT, the fourth output of the decoder is connected to the first input of the third E: the input AND, the fifth output of the decoder is connected to the control of the first register input, you / An element of the OR element is connected to the installation input of the first counter and the installation input of the third trigger in M, the inputs of the second element are connected; iji to the output of the first element OR and the output of the first counter connected to the installation input of the second trigger O and the first by the entrance of the second element of the NAND, whose SIGNATURE is connected to the second input of the second element of the NAND, the output of which is connected to the second input of the first element of the KW and the first inputs of the fourth and fifth elements, the second inputs of the $ 1 fourth and the fifth AND elements are NOT connected to the key outputs, direct and inverse outputs of the first trigger are connected to the third inputs of the fourth and fifth NAND elements, the outputs of which are connected to the inputs of the fourth AND element, the output of which is connected to the control input of the memory block, the output of the first AND NONE element Dinen with the installation input in About the third trigger ,. The output of which is connected to the input of the third AND element, the output of which is connected to the control input of the second register. FIG. 1 shows a functional diagram of the proposed analyzer; in fig. 2 - time diagrams that show his work. The analyzer (Fig. 1) contains an analog-digital converter 1, a comparison block 2, registers 3 and 4, a storage block 5, triggers 6-8, shapers 9 and 10 pulses, elements OR 11 and 12, elements AND 13-16, elements AND-NOT 17-21, elements SHS-NOT 22 :, clock generator 23, counters 24 and 25, decoder 26 and key 27, whose input is grounded. In FIG. 2 shows voltage 28 at the device input, pulses 29 from the first output of the decoder 26, | Pulses 30 from the second output of the decoder 26, pulses 31 from the third output of the decoder 26, pulses 32 from the fourth output of the decoder 26, pulses 33 from the fifth output of the decoder 26 , - pulses 34 from the output of the element OR-NOT 22, voltage levels 35 at the direct output of trigger 6, voltage levels 36 at the inverse output of trigger 6, pulses 37 from the output of the imaging unit 9, pulses 38 from the output of the imaging device 10, voltage levels 39. from the direct output of the trigger 7, pulses 40 from the output EN 13, pulses 41 from the output of the element OR 12 pulses 42 from the output of the counter 25, pulses 43 from the output of the element AND-NOT 17 pulses 44 from the output of the element AND-NOT 18 pulses 45 from the output of the element AND-NOT 20, pulses 46 from the output of the element AND-NOT 2 pulses 47 from the output of the element AND 14, pulses 48. with the output of the element AND-NOT 19 pulses 49 from the direct output of the trigger 8 and pulses 50 from the output of the element 16. The analyzer operates in the following 1 m way. 766 The voltage of the process under study with a sampling rate is converted by analog-digital converter 1 into a parallel code. On the block. 2 comparisons from analog-digital converter 1 receives the code of the current value of the signal under study, and from register 3 the value measured in the previous taKTe. In the event that the current value is greater than the previous one, then the comparison unit 2 outputs a signal via the + bus, and if less, then the - through the bus. In the initial state, the counter 25 is zeroed, and the trigger 6 is in the zero state. Consider the process of highlighting the maximum. With a monotonous increase in the input voltage, the comparator blocks the signal along the niche + up to the time t (Figures 2, 28j, and therefore, the trigger 6 is in the unit state (Figs.2.35). At the time t, the sign of the input derivative changes voltage, the current value of the analog-to-digital converter code 1 becomes less than the previous one stored in register 3, so at the moment of arrival of the pulse from the second output of the decoder 26 (Fig.2.30), the output of the comparison block 2 will appear on the bus - and the trigger 6 goes to the zero state (Fig.2.35). This moment is started by the driver 9, with a pulse (Fig.2.37), the trigger 7 is set to one (Fkr.2,39), and the counter 25 is zeroed. The trigger 7 allows the clock pulses from the third output of the decoder 26 (FIG. 2.31) through the element AND 13 to the counting input of the counter 25 (Fig. 2,40), whose conversion factor is three, if the counter 25 detects three pulses until the next sign change of the first derivative of the input voltage, the overflow pulse will be a sign of the occurrence of a maximum (Fig.2.42), true Its value is written in register 4. Since the overflow impulse sets trigger 7 to the zero state and through the OR element 12 zeroes counter 25, its duration will be equal to the transient time in counter 25, therefore for reliable operation of the analyzer the latches on the H-NE elements 17 and 18, which stretch the reversal pulse to the pulse duration from the third output of the decoder 26 (Fig. 2.44). This pulse enters the inputs of the elements AND-NOT 20 and 21. The key 27 determines the entry in the backup unit 5 values of the minimums or maximums, or both at the same time. In the mode of determining maxima, when a single level coincides with the inverse output of trigger 6 and the pulse of the sign of the occurrence of an event, an impulse 46 is formed at the output of AND-NE 21, and through element And 14 it enters the input of the storing unit 5, allowing the maximum value to be written from 4h register When sequentially rewriting the current information from analog-digital converter 1 to registers 3 and 4 at the moment of overflow of counter 25 in register 4, the values of the sample next to the extremum turn out to be dit at that point in time, to let assayed following the extras mumom sample. In order to register true extremum in register 4 at the moment when counter 25 overflows, element IS-NOT 19 and trigger 8 form impulse 49 prohibiting impulse 32 from output of element IS-NOT 17 through element 16 to write input information into register 4. 49 is formed by the IS-NE element 19 when the pulse 29 coincides with the output of the element 17 and the resolving level 39 with the trigger I triggering 7 which appears when the trigger 6 is switched. In this case, the trigger 8 is set to the zero-state. The back front of pulse 49 is formed by trigger 8 in the presence of pulses 41 from the output of the element OR 12. Similarly, the pulses of the minima are determined. In this case, the driver 10 (Fig. 2.38) is triggered. The signal about the occurrence of a minimum of the output element AND-NOT 20 (Fig.2.45) through the element 14 to the input of the storage unit 5. 68 In the case of the learning process in the dead band of the analog-digital converter, i.e. on the border of two differential corridors (time interval t2-tj of Fig.2.28), analog-to-digital converter 1 can provide false extremum values. At time t, a change in the sign of the derivative is observed. When the pulse arrives from the third output of the decoder 26 (FIG. 31.31), the comparator block 2 carries the signal through the bus — as a result, the trigger 6 is triggered (FIG. 2.35) and the driver 9 is started (FIG. 2.37) with a pulse the counter 25 is reset to the zero state (Fig.2.41). The counter 25 starts counting, but after the second clock cycle, the sign of the derivative changes, and the pulse of the second driver 10 (Fig. 2.38) counter 25 is zeroed, as a result of which the pulse characterizing the moment of a false extremum does not occur, since counter 25 during two cycles it does not overflow. ; Extreme extremal values accumulate in memory block 5. After it contains a number of pulses equal to a given sample size, AND 15 will turn off the generator 23 clock pulses. In the storage unit 5, information is accumulated on the density distribution of the maxima and minima, or both of them (determined by the key 27). When applying the invention, an error in determining the extremum value due to fixing a non-extremal value is excluded, which allows increasing the observation interval of the reliable behavior of the function by changing the counter conversion factor. This makes it possible not only to eliminate any errors determined by the comparator's insensitivity zone, but also to filter out the interference imposed on the functional-. dependence, which, in turn, improves the accuracy of determining extrema.