Изобретение относитс к микроэлектронике , а именно к счетным триггерам, реализуемым по КМДП-технологии , и его целесообразно использовать при разработке цифровых микроэлектронных устройств. Известен счетный триггер, который содержит первый инвертор, выход которого соединен со входом вто рого инвертора, первым электродом первого нормально разомкнутого ключ и пр мым выходом счетного триггера, вход первого инвертора соединен с первыми электродами второго нормально разомкнутого и первого нормально замкнутого ключей, второй инвертор, выход которого соединен со вторым электродом второго нормально разомкнутого ключа и инверсным выходом счетного триггера, третий инвертор , вхо которого соединен с выходо четвертого инвертора, а выход соединен со вторым электродом второго нормально замкнутого ключа и вторым электродом первого нормально замкнутого ключа; четвертьй инвертор, вход которого соединен со вторыми электродами первого нормально разомкнутог и второго нормально замкнутого , управл кщие электроды первого и второго нормально разомкнутьк и пе вого и второго нормально замкнутых ключей подключены ко входу счетного триггера .СОНаиболее близким к предложенному вл етс счетный триггер, содер жащий первый и второй инверторы на поп-транзисторах, первый, второй и третий МОП-транзисторы и конденсатор первый вывод которого соединен с об щей шиной, котора соедине,на с первь1мивьтодами питани первого и второго инверторов на МОП-транзисторах , счетный вход триггера соединен затвором первого ЮП-транзистора, исток которого соединен с входом .первого инвертора на МОП-транзисторах , выход которого соединен с выходом счетного триггера, а истоки второго и третьего ШП-транзисторов соединены С 2}. Недостатком известных счетных триггеров вл етс их сложность. Цель изобретени - упрощение счетного триггера. Поставленна цель достигаетс тем, что в счетном триггере, содержащем первый и второй инверторы на 3 . 2 МОП-транзисторах, первый, второй и третий МОП-транзисторы и конденсатор , первый вывод которого соединен с общей шиной, соединенной с первыми выводами питани первого и второго инверторов на МОП-транзисторах, счетный вход три1 гера соединен с затвором первого МОП-транзистора, исток которого соединен с входом первого инвертора на МОП-транзисторах, выход которого соединен с выходом счетного триггера, а истоки второго и третьего МОП-Транзисторов соединены, счетный вход сЬединен с затворами второго и третьего ИЮП-транзисторов, стоки, которых соединены соответственно с выходом счетного триггера и вторым выводом конденсатора, соединенного со стоком первого ШП-транзистора, исток которого соединен с выходом второго инвертора на ШП-транзист6рах, вход которого соединен с истоком третьего МОП-транзистора, подложка которого соединена с шиной питани , соединенной с вторыми выводами пит тани первого и второго инверторов на МОП-тра зисторах, тип проводимости канала первого и второго МОП-транэисторов противоположен типу проводимости канала третьего МОП-транзистора , их подложки соединены с общей шиной, а каждый из инверторов содержит два МОП-транзистора с противоположными типами проводимости канала, истоки которюс соединены соответственно с первым и вторым выводами питани инвертора, вход и выход которого соеда1«ены соответственно с затворами и стоками этих транзисторов. . 1 показана структурна схема счетного триггера; на фиг.временные диаграммы, по сн ю1цие его функционирование. Счетный триггер содержит первый 1 и второй 2 инверторы на ШП-транзисторах , первый 3, второй 4 и третий 5 МОП-транзисторы и конденсатор 6, первый вывод которого соединен с общей шиной 7, котора соединена с первыми выводами питани первого и второго инверторов на МОП-транзисторах, счетный вход. :8 триггера соединен с затвором первого МОП-транзистора 3, исток которого соединен с входом первого инвертора 1 на ЮП-транзисторах, выход которого соединен с выходом 9 счетного триггера, а истоки второго 4 и третьего 5 МОП-транзисторов соединены. Счетный вход 8 соединен с затворами второго 4 и третьего 5 МОП-транзисторов, стоки которых соединены соответственно с выходом 9 счетного триггера и вторым выводом конденсатора 6, .который соединен со стоком первого йЮП-транзистора 3, исток которого соединен с выходом второго инвертора 2 на МОП-транзисторах, вход которого соединен с истоком третьего МОП-транзистора 5, подложка которого соединена с шиной 10 питани , котора соединена с вторыми выводами питани первого 1 и второго 2 инверторов на iMOn-транзисторах, тип проводимости канала первого 3 и второго 4 ШП-транзисторов противоположен типу проводимости канала третьего 5 МОП-транзистора, их подложки соединены с общей шиной 7, а каждый из инверторов 1 и 2 содержит два МОП-транзистора 11 и 12 с проти воположными типами проводимости канала, истоки которых соединены со ответственно с первым и вторым выводами питани ; инвертора, вход и выход которого соединены соответственно с затвораьо и стоками этих тфанзисторов.. Счетный триггер работает .следующ образом. Ж)П-тр 1нзисторы 3 и 4 работают как нормально разомкнутые ключи, а МОП-транзистор 5 - как нормально замкнутый ключ. При замыкании под действием входного сигнала нормально разомкнутых транзисторов 3 и 4 конденсатор 6 перезар жаетс через выходную цепь инвертора 2 до уровн напр жени , соответствун цего логическому состо нию инвертора 2. Затем, при замыкании нормально замкнутого 5 и размыкании нормально разомкнутых транзисторов 3 и 4 конденсатор 6 подключаетс ко входу инвертора 2 и перебрасывает его в новое логическое состо ние . На выходе.9 триггера (фиг.2) происходит деление на две частоты импульсов , управл 1бщих транзисторами. Некоторое уменьшение напр жени AU на емкости, (фиг.2) объ сн етс перераспределением зар да между конденсатором 6 и ем|состью входной цепи инвертора 1. Минимальна величина конденсатора 6, при которой счетный триггер сохран ет раб отоспособность , определ етс помехоустойчивостью инвертора ) и суммарной величиной емкости нормально .разомкнутого транзистора S и входной емкости инвертора 1 и может составл ть единицы или доли пикофарад. Изготовление такой емкости на кристалле требует площади, сравнимой с площадью .занимаемой одним транзистором. Таким образом, обеспечиваетс упрощение устройства, что позвол ет при реализации в виде интегральной,схемы уменьшить площадь, занимаем)ш триггером на кристалле, и увеличить выход годных изделий.The invention relates to microelectronics, in particular, to counting triggers implemented by CMD technology, and it is expedient to use it in the development of digital microelectronic devices. The counting trigger is known, which contains the first inverter, the output of which is connected to the input of the second inverter, the first electrode of the first normally open key and the direct output of the counting trigger, the input of the first inverter is connected to the first electrodes of the second normally open and first normally closed keys, the second inverter, the output of which is connected to the second electrode of the second normally open key and the inverse output of the counting trigger, the third inverter, the input of which is connected to the output of the fourth inverter, and the output is connected to the second electrode of the second normally closed key and the second electrode of the first normally closed key; a quarter inverter, the input of which is connected to the second electrodes of the first normally open and second normally closed, control electrodes of the first and second normally open and the first and second normally closed keys are connected to the input of the counting trigger. The SON closest to the one proposed is the counting trigger containing the first and second inverters on the pop transistors, the first, second and third MOS transistors and a capacitor whose first output is connected to a common bus, which is connected, to the first pi mode the first and second inverters on MOS transistors, the counting input of the trigger is connected by the gate of the first UP transistor, the source of which is connected to the input of the first inverter on the MOS transistors, the output of which is connected to the output of the counting trigger, and the sources of the second and third BHP transistors are connected C 2}. A disadvantage of the known counting triggers is their complexity. The purpose of the invention is to simplify the counting trigger. The goal is achieved by the fact that in a counting trigger containing the first and second inverters by 3. 2 MOS transistors, the first, second and third MOS transistors and a capacitor, the first terminal of which is connected to a common bus connected to the first power terminals of the first and second inverters on the MOS transistors, the counting input tri1 G is connected to the gate of the first MOS transistor, the source of which is connected to the input of the first inverter on MOS transistors, the output of which is connected to the output of the counting trigger, and the sources of the second and third MOS transistors are connected, the counting input is connected to the gates of the second and third IUP transistors, which drain oh connected respectively to the output of the counting trigger and the second output of the capacitor connected to the drain of the first SHP transistor, the source of which is connected to the output of the second inverter on the SHP transistors, the input of which is connected to the source of the third MOS transistor, the substrate of which is connected to the power bus connected with the second terminals of the power supply of the first and second inverters on the MOS transistor, the conduction type of the channel of the first and second MOS transistors is opposite to the conduction type of the third MOS transistor, their substrate They are connected to a common bus, and each of the inverters contains two MOS transistors with opposite channel conduction types, the sources are connected respectively to the first and second inverter power terminals, the input and output of which are connected respectively to the gates and drains of these transistors. . 1 shows a block diagram of a counting trigger; in FIG. timing diagrams, as shown in its operation. The counting trigger contains the first 1 and second 2 inverters on BN transistors, the first 3, second 4 and third 5 MOS transistors and a capacitor 6, the first terminal of which is connected to the common bus 7, which is connected to the first power terminals of the first and second inverters on MOS -transistors, counting input. : 8 trigger is connected to the gate of the first MOS transistor 3, the source of which is connected to the input of the first inverter 1 on the JUP transistors, the output of which is connected to the output 9 of the counting trigger, and the sources of the second 4 and third 5 MOS transistors are connected. The counting input 8 is connected to the gate of the second 4 and third 5 MOS transistors, the drains of which are connected respectively to the output 9 of the counting trigger and the second output of the capacitor 6, which is connected to the drain of the first uYP transistor 3, the source of which is connected to the output of the second inverter 2 on MOS transistors, the input of which is connected to the source of the third MOS transistor 5, the substrate of which is connected to the supply bus 10, which is connected to the second power terminals of the first 1 and second 2 inverters on the iMOn transistors, the conduction type of the first channel 3 and the second 4 NBF transistors are opposite to the conduction type of the third 5 MOS transistor channel, their substrates are connected to a common bus 7, and each of the inverters 1 and 2 contains two MOS transistors 11 and 12 with opposite conduction types of channels, the sources of which are connected correspondingly with the first and second power leads; the inverter, the input and output of which are connected respectively to the gate and drains of these tfanzistorov. The counting trigger works. as follows. G) Aptr 1nzistors 3 and 4 work as normally open keys, and the MOS transistor 5 - as a normally closed key. When the input signal of a normally open transistor 3 and 4 is closed, the capacitor 6 is recharged through the output circuit of the inverter 2 to the voltage level corresponding to the logic state of the inverter 2. Then, when the normally closed 5 is closed and the normally open transistors 3 and 4 are closed, the capacitor 6 is connected to the input of the inverter 2 and transfers it to a new logic state. At the output of the flip-flop (Fig. 2), the division into two frequencies of pulses occurs, controlling the common transistors. A certain decrease in the voltage AU on the capacitor, (Fig. 2) is explained by the redistribution of the charge between the capacitor 6 and the capacitance of the input circuit of the inverter 1. The minimum value of the capacitor 6, at which the counting trigger keeps the slave, is determined by the inverter noise immunity) and the total capacitance of the normally open transistor S and the input capacitance of the inverter 1 and may be units or fractions of picofarads. The manufacture of such a capacitance on a chip requires an area comparable to the area occupied by a single transistor. Thus, the device is simplified, which, when implemented as an integrated circuit, reduces the area, occupies a trigger on a chip, and increases the yield of usable products.
-.1.-.one.
4Д(/4D (/
Фиг. 2FIG. 2