SU1075368A1

SU1075368A1 - Pulse-duration frequency-phase detector

Info

Publication number: SU1075368A1
Application number: SU823388021A
Authority: SU
Inventors: Александр Николаевич Гороховатский; Николай Николаевич Калаянов; Станислав Константинович Романов
Original assignee: Предприятие П/Я Р-6208
Priority date: 1982-01-29
Filing date: 1982-01-29
Publication date: 1984-02-23

Abstract

WHPOTHO-ИМПУЛЬСНЫЙ ЧАСТОТНОФАЗОВГЛЙДЕТЕ1СТОР , содержащий два D-трйггера, входы синхронизации которых соед11нены с клеммами входных импульсных сигналов, информационные входы и входы установки в нуль - с общей шиноП, а тйкже первой и второй логические элементы 2И-НЕ, причем входы первого логического элемента 2И-НЕ соединеньл с инверсными выходами триггеров, из входов второго логического элемента 2W-HE соединен с выходом первого логического элемента 2И-НЕ, отличаюЧцийс тем, что, с целью уменьшени ошибки детектировани , в него введены датчик равенства частот, элемент задержки и логический элемент ЗИ-НЕ, два входы которого соединены соответственно с входами синхронизации обоих триггеров, входы датчика равенства частот соединены с пр мылш выходами триггеров, а его выход - с третьим входом логичед кого элемента ЗИ-НЕ, выход которого соединен с вторым входом второго логического элемента 2И-НЕ, вход элемента задержки соединен с выходом щ второго логического элемента 2И-НЕ, (Л а выход - с входами установки в единицу триггеров.WHPOTHO-PULSE FREQUENCY-PHASE-HLDEET1STOR, containing two D-triggers, the synchronization inputs of which are connected to the terminals of the input pulse signals, the information inputs and the installation inputs to zero, with the common bus element - NOT connected to the inverse outputs of the triggers, from the inputs of the second logic element 2W-HE connected to the output of the first logic element 2I-NOT, differing in the fact that, in order to reduce the detection error, sensors were introduced into it equal frequencies, delay element and logical element ZI-NOT, two inputs of which are connected respectively to synchronization inputs of both triggers, inputs of frequency equality sensor are connected to direct outputs of triggers, and its output - to the third input of logical element ZI-NOT, whose output connected to the second input of the second logic element 2И-NOT; the input of the delay element is connected to the output u of the second logic element 2И-НЕ, (Л and the output - to the installation inputs to the trigger unit).

Description

vl ел : эо Изобретение относитс к радиоте нике и предназначено дл работы в радиотехнической аппаратуре в цепи фазовой автоподстройки частоты (ФА Известен импульсный -частотно-фа вый детектор, содержащий два D-три гера и интегратор,входы .которого с динены соответственн.о с вых дом первого и инверсным выходом вт рого триггеров,вход синхронизации каждого из которых соединен с одно из клемм входного сигнала и входом установки в нуль другого триггера, а- информационный вход каждого триггера соединен с инверсным выходом другого триггера l.. Недостатком данного устройства вл етс наличие общего сброса триг гера, что приводит к неу,чтенной начальной фазовойошибку.. Наиболее близким к предложенному изобретению по технической сущности вл етс широтно-импульсный частотн фазовый детектор, содержащий два триггера, .входы синхронизации KOTOf рых соединены с входными клеммами импульсных сигналов, а инверсные выходы - с входами первого логического- элемента 2И-НЕ, выход которого соединен с входом второго логическо го элемента 2И-НЕ, выходом соединен ного с входами установки в единицу триггеров, информационные входы и входы установки в нуль которых соединены с общей юиной . Недостатком известного устройства вл етс наличие начальной ошибки детектировани , величина которой измен етс от разброса параметров элементов схемы по быстродействию. Ошибка детектировани приводит к фазовой ошибке в системе ФАПЧ, дл компенсации которой вырабатываетс компенсируквдий импульс на противоположном выходе регулировани . Всле ствие этого увеличиваетс уровень пульсации В управл ющем напр жеНИИ системьл ОЛПЧ и, таким образом, увеличиваетс уровень побочных сортавл ющих в спектре выходного сигнала. Целью изобретени вл етс умень шение фазовой ошибки детектирова . ни .. С этой целью в широтно-импульсный частотно-фазовый детектор, содержащий два D-трйггера, входы синхронизации которых соединены с клеммаьш входных импульсных сигналов , информационные входы и входы установки в нуль - с общей шиной, а также первый и второй логические элементы 2И-НЕ, причем входы перBqjo логического элемента 2И-НЕ сое динены с инверсными выходами тригге ров, а один из входов второго логического элемента 2И-НЕ соединен с выходом первого логического элемента 2И-НЕ, введены датчик равенства частот , элемент задержки и логический элемент ЗИ-НЕ, два входа которого соединены соответственно с входами синхронизации обоих триггеров,входы датчика равенства частот соединены с пр мыми выходами триггеров, а его выход - с третьим входом логического элемента ЗИ-НЕ, выход которого соединен с вторым входом второго логического элемента 2И-НЕ, вход элемента задержки соединен с выходом второго логического элемента 2И-НЕ, а выход - с вxoдa 1и установки в единицу три г геров. На фиг. 1 представлена блок-схема детектора; на фиг. 2 - временные диаграммы работы ишротно-импульсного частотно-фазового детектора. Широтно-импульсный частотно-фазовый детектор (С1ИЧФД) содержит D-триг.геры 1 и 2, первый и второй логические элементы 2И-НЕ 3 и 4, логический элемент ЗИ-НЕ 5, датчик 6 равенства частот и элемент 7 задержки . В широтно-импульсном частотнофазовом детекторе входы синхронизации D-триггеров 1 и 2 соединены с клеммакм ех.одных сигналов. Входы . установки в нуль и информационные D-триггеров 1 и 2 соединены с общей шиной, а входы установки в СИНИЦУ D-триггеров 1 и 2 соединены с выходом элемента 7 задержки. Пр мьле выходы D-триггеров 1 и 2 соединены с входами датчика б равенства частот, выход которого соединен с одним из входов логического элемента ЗИ-НЕ 5, другие входы которого соединены с входами синхронизации D-триггеров 1 и 2. Инверсные выходы D-триггеров 1 и 2 соединены с входами логического элемента 2И-НЕ 3, выход которого соединен с одним из входов логического элемента 2И-НЕ 4, второй вход котс5рого соединен с выходом логического элемента ЗИ-НЕ 5, а выход - с входом элемента 7 задерхски . Устройство работает следующим образом. При поступлении последовательности входных импульсов на клеммы входных сигналов на инверсных выходах D-триггеров 1 и 2 формируетс импульсна последовательность, ширина импульсов в которой зависит от величины разности фаз сигналов, поступающих на входы синхронизации триггеров 1 и 2. В случае большой разности частот сигналов, поступающих не вход синхронизации , датчик 6 равенства частот имеет на выходе уровень логического нул .vl el: eo The invention relates to radio and is intended for operation in radio equipment in a phase-locked loop (FA) The pulsed -frequency-detector is known, containing two D-three ger and integrator, inputs with which are dineneh with the output of the first and the inverse output of the second trigger, the synchronization input of each of which is connected to one of the input signal terminals and the input setting to zero of another trigger, and the information input of each trigger is connected to the inverse output of the other trigger l .. Not the good point of this device is the presence of a general trigger reset, which results in an unreadable initial phase error. The closest to the proposed invention in its technical essence is a pulse-width frequency phase detector containing two triggers, the clock inputs KOTO for are connected to the input terminals of pulse signals, and inverse outputs - with the inputs of the first logic element 2И-НЕ, the output of which is connected to the input of the second logic element 2И-НЕ, the output connected to the inputs of the unit rigger, data inputs and the inputs of which are connected to zero general yuinoy. A disadvantage of the known device is the presence of an initial detection error, the magnitude of which varies from the variation of the parameters of the circuit elements in speed. A detection error leads to a phase error in the PLL system, to compensate for which a compensated pulse is generated at the opposite control output. As a result, the level of pulsation increases in the control voltage of the OLPC system and, thus, the level of side varieties in the output signal spectrum increases. The aim of the invention is to detect phase error detection. For this purpose, a pulse-width frequency-phase detector containing two D-triggers, whose synchronization inputs are connected to the terminal of the input pulse signals, the information inputs and the installation inputs to zero - with a common bus, as well as the first and second logic elements 2I-NOT, where the inputs of the Bqjo logic element 2I-NO are connected to the inverse outputs of the trigger, and one of the inputs of the second logic element 2I-NO is connected to the output of the first logic element 2I-NO, a frequency equality sensor, a delay element and a logical ZI-NOT element, two inputs of which are connected respectively to the synchronization inputs of both triggers, inputs of the frequency equality sensor are connected to the direct outputs of the triggers, and its output is connected to the third input of the ZI-NE logic element, the output of which is connected to the second input of the second logic element 2I-NOT, the input of the delay element is connected to the output of the second logic element 2I-NOT, and the output - from the input 1 and installation in the unit of three g. FIG. 1 is a block diagram of the detector; in fig. 2 - timing diagrams of the operation of the pulse-frequency frequency-phase detector. Pulse width frequency-phase detector (SIChDF) contains D-triggers 1 and 2, the first and second logic elements 2I-NOT 3 and 4, the logical element ZI-NOT 5, the sensor 6 equality of frequencies and the element 7 delay. In the pulse-width frequency-phase detector, the synchronization inputs of the D-flip-flops 1 and 2 are connected to the terminals of the single signals. Inputs. the settings to zero and the information D-flip-flops 1 and 2 are connected to the common bus, and the set-up inputs to the SYNC D-flip-flops 1 and 2 are connected to the output of the delay element 7. The outputs of the D-flip-flops 1 and 2 are connected to the inputs of the frequency equality equality sensor, the output of which is connected to one of the inputs of the ZI-HE 5 logic element, the other inputs of which are connected to the synchronization inputs of the D-flip-flops 1 and 2. Inverted outputs of the D-flip-flops 1 and 2 are connected to the inputs of logic element 2И-НЕ 3, the output of which is connected to one of the inputs of logic element 2И-НЕ 4, the second input of which is connected to the output of logic element ЗИ-НЕ 5, and the output - to the input of element 7 underhead. The device works as follows. When a sequence of input pulses arrives at the terminals of the input signals at the inverse outputs of D-flip-flops 1 and 2 a pulse sequence is formed, the width of the pulses in which depends on the magnitude of the phase difference between the signals input to the synchronization inputs of the flip-flops 1 and 2. In the case of a large frequency difference between the signals no synchronization input, frequency equality sensor 6 has a logic zero level at the output.

Датчик 6 равенства частот может быть выполнен, например, из элементов 2И-НЕ, входы которого вл ютс входами датчика 6, а выход соединен с положительным выводом диода, отрицательный вывод которого соединен с резистором, конденсатором и элементом НЕ, при этом другие выводы резистора и конденсатора соединены , с общей ишной, а выход элемента НЕ вл етс выходом датчика б .Sensor 6 equality of frequency can be performed, for example, from elements 2I-NOT, the inputs of which are the inputs of sensor 6, and the output is connected to the positive terminal of the diode, the negative terminal of which is connected to the resistor, capacitor and element NOT, while other terminals of the resistor and the capacitor is connected to the common ishina, and the output of the element is NOT the output of the sensor b.

Датчик 6 фиксирует грубое равенство частот в зоне синхронизации, когда импульсы на входе ШИЧФД периодически совпадают во времени. С этого момента изменнетс структура Ш1ЧФД и он становитс уже фазовым детектором с меньшей ошибкой, величину которой можно выбирать в прак ,тически нужных пределах. Необходи-г мостьизменени структуры состоит в том, что фазовый детектор обладает ограниченной полосой захвата и не {«зукет использоватьс непосредственно в системах, где возможны начальные отстройки по частоте, (при включении питани , при переходе с одной рабочей частоты на другую).Sensor 6 detects a rough equality of frequencies in the synchronization zone, when the pulses at the input of the DSCHD periodically coincide in time. From this moment on, the structure of the SCHFD will change and it will already become a phase detector with a smaller error, the magnitude of which can be chosen to practically the necessary limits. The need for changing the structure is that the phase detector has a limited pickup band and does not use it directly in systems where initial frequency tweaks are possible (when turning on the power, when switching from one operating frequency to another).

В случае равенства частот входны импульсов датчик 6 равенства частот подает команду уровнем логической единицы на вход логического элемента 5. С.этого момента сигнал сброса формируетс от двух совпадающих импульсов параллельно с рабочей . установкой D-триггеров 1 и 2.In the case of equal frequencies of the input pulses, the frequency equality sensor 6 commands the level of the logical unit to the input of the logic element 5. For this moment, a reset signal is generated from two coinciding pulses in parallel with the working one. installing D-flip-flops 1 and 2.

Фронтом импульса, поступающим на вход синхронизации, триггер 1 устанавливаетс в состо ние уровн логического нул . Установка григгёра 1 происходит с-задержкой на врем tj, обусловленной .срабатыванием триггера 1 (фиг. 2). От фронта импульса, поступающего на вход .синхронизации т иггера 2, формируетс импульс сброса, по длитель0 ности равный длительности совпадени входных импульсоЕ. Если величину задержки t выбрать такой, чтобы суммарна задержка сброса триггера в начальное, состо ние оставалась With the pulse front entering the synchronization input, trigger 1 is set to a logic zero level state. The installation of the grigger 1 takes place with a delay for the time tj due to the operation of the trigger 1 (Fig. 2). From the front of the impulse arriving at the input of the synchronization T of the igger 2, a reset pulse is formed, which is equal in duration to the duration of the coincidence of the input pulses. If the delay value t is chosen such that the total delay in resetting the trigger to the initial state, the state remains

5 меньше величины задержки срабатывани триггера 2 по входу синхрони-задии , то триггер 3 остаетс в исходном состо нии.5 is less than the trigger delay value 2 on the synchronous-input input, then the trigger 3 remains in the initial state.

На инверсном выходе триггера 1, присутствует импульс, по длитель0 ности пропорциональный разности фаз Ci ЛЦ|) , а на инверсном выходе триггера 2 иютульс отсутствует.Таким образом, ошибку детектировани At the inverse output of the trigger 1, there is a pulse, in proportion to the phase difference Ci LC |), and at the inverse output of the trigger 2 there is no pulse. Thus, the detection error

5 всегда можно учесть и путем регулировки величины задержки элемента 7 уменьшить или устранить полностью.5 can always be taken into account and, by adjusting the magnitude of the delay of element 7, be reduced or eliminated completely.

Положит.ельный эффект от применени предлагаемого широтно-импульс0 ного частотно-фазового детектора выражаетс вуменьшении фазовой ошибки детектировани в.системе ФАПЧ и как следствие - в уменьшении уровн побочных составл ющих в спек5 тре выходного сигнала системы ФАПЧ.The positive effect of applying the proposed pulse-width frequency-phase detector is expressed by decreasing the phase error of the detection in the PLL system and, as a result, in reducing the level of the side components in the spectrum of the output signal of the PLL system.

Claims

WIDTH-PULSE FREQUENCY-PHASE 'DETECTOR, containing Two D-flip-flops, the synchronization inputs of which are connected to the input pulse signal terminals, information inputs and zero inputs - with a common bus, as well as the first and second logic elements 2I-NOT, and the inputs of the first 2I-NOT gates are connected to the inverse outputs of the triggers, and one of the inputs of the second 2J-I-HE gates is connected to the output of the first 2I-NOT gates, characterized in that, in order to reduce the detection error, sensors are inserted into it frequency equality infrared, delay element and ZI-NOT logic element, two inputs of which are connected respectively to synchronization inputs of both triggers, inputs of the frequency equality sensor are connected to direct outputs of triggers, and its output is connected to the third input of Zi-NOT logic element, the output of which is connected with the second input of the second logic element 2I-NOT, the input of the delay element is connected to the output ^{s of the} second logic element 2I-NOT, and the output is connected to the installation inputs to the trigger unit.

Figure 1

SU_., LO753G8