SU1053104A1 - Multiplying device - Google Patents
Multiplying device Download PDFInfo
- Publication number
- SU1053104A1 SU1053104A1 SU823455561A SU3455561A SU1053104A1 SU 1053104 A1 SU1053104 A1 SU 1053104A1 SU 823455561 A SU823455561 A SU 823455561A SU 3455561 A SU3455561 A SU 3455561A SU 1053104 A1 SU1053104 A1 SU 1053104A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- nodes
- register
- outputs
- decimal
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
МНОЖИТЕЛЬНОЕ УСТРОЙСТВО, .; содержащее и -разр дный регистр множител (И -разр дность дес тичных сомножителей) , (и -1)-разр дный регистр множимого со схемой удвоени , блок суммировани , выход которого вл етс выходом устройства, о т л и ч а ю щ е е с тем, что, с целью повышени быстродействи , оно содержит MaTjiHцу из(и t () ttузлов тетрадного умножени , 2 И узлов тетрадного суммировани , 2 d буферных регистров, 2 И коммут.аторов и 2tiузлов преобразовани двоичного кода в дес тичный, причем первые входы узлов тетрадного умножени матрицы соединены с выходами соответствующих тетрад регистра множимого , а вторые входы - с выходами младних разр дов соответствующих регистра множител , входы узлов тетрадного суммировани соединены с (Л выходами соответствующих буферных регистров и узлов тетрадного умножени , а выходы соединены с входами соответствующих буферных регистров и узлов преобразовани двоичного кода в дес тичный, а также с первыми входами соответствующих коммутаторов, выходы узлов преобразовани двоично- : го кода в дес тичный соединены с втосд рыми входагли соответствующих коммутаторов , выходы которых соединены с оо равновесовыми входами блока суммировани , управл ющие входы коммутаторов и блока cy лмиpoвaни , а также первый управл ющий вход регистра множимого 1 , соединены с входом режима работы устройства , управл ющие входы буферных регистров и реги.стра множител , а также второй управл ющий вход регистра множимого соединены с входом синхронизации устройства.POSSIBLE DEVICE;.; containing an and-bit register multiplier (AND-bit resolution of decimal multipliers), (and -1) -bit register of the multiplicand with doubling scheme, summing unit, the output of which is the output of the device, is e so that, in order to increase speed, it contains the MaTjiHtsu from (and t () tt tetrad multiplication nodes, 2 AND tetrad summation nodes, 2 d buffer registers, 2 switchboards and 2 ti converting binary code to decimal, and the first inputs of the tetra multiply matrix nodes are connected to the outputs of the corresponding x tetrads of the multiplier register, and the second inputs — with the low-order outputs of the corresponding multiplier register, the inputs of the tetradic summation nodes are connected to (L outputs of the corresponding buffer registers and tetra multiplication nodes, and the outputs are connected to the inputs of the corresponding buffer registers and binary code to decade nodes as well as with the first inputs of the corresponding switches, the outputs of the binary: code decimal nodes are connected to the upstream inputs of the corresponding switches, you the moves of which are connected to the equilibrium inputs of the summation unit, the control inputs of the switches and the cytometer block, as well as the first control input of the multiplicable 1 register, are connected to the input of the device operation mode, the control inputs of the buffer registers and the multiplier register, and the second the control input of the register of the multiplicable is connected to the synchronization input of the device.
Description
Изобретение относитс к вычислительной технике и может быть использовано при разработке быстродействующих устройств дл умножени чисел, представленных в двоично-дес тичной системе счислени . Известно множительное устройство, содержащее накопитель (блок формировани произведени ) и осуществл квдее умножение множимого Хна множитель 1| у„.,. у , причем в предварительно очищенный накопитель множимоех прибавл етс у, раз, затем оно адви гаетс влево на один разр д и вновьприбавл етс в накопитель у, раз и так до тех пор, пока не будут обработаны все разр ды множител ij Г . Недостатком устройства вл етс низкое быстродействие, особенно при умножении дес тичных чисел. Так, дл перемножени двух н -разр дных дес тичных чисел в известном устройстве требуетс врем , примерно ра.вно . см Де tev - врем суммировани двух и -разр дных дес тичных чи сел, Здесь предполагалось, что цифры О, 1,2,..., 9 по вл ютс во всех разр дах множител у с равной веро тностью . Известно однотактное множительное устройство, содержащее П -разр дные регистры множимого и множител , матрицу из и одноразр дных умножителей и множество одноразр дных сумматоров дл суг/1г шровани разр дных произве-. дений 2 . Хот устройство и отличаетс высоКИМ быстродействием, однако оно имее следующие существенные недостатки. Во-первых, на этом устройстве.нельз нар ду с умножением дес тичных чисел выполн ть улшожение и двоичных чисел а поэтому оно не может найти широк1эго применени в современных ЭВМ общего назначени , использующих как дес тичную , так и двоичную систему счислени З. Во-вторых, устройство требует дл своей реализации очень большого объема оборудовани . Наиболее близким к изоЬретению вл етс множительное устройство, со держащее и -разр дный регистр множител 1м -разр дность дес тичных сомножителей ), (и + 1) -разр дный ..регистр множимого со схемой удвоени , блок сдвига, блок суммировани и блок управлени , причем входы блока управлени соедв нены с выходами регшзтрамножител , а выходы подключены к управл ющим входам регистров множимого и множител , а также к управл ющим входам блока сдвига с соответствующими входами блока суммировани , выход которого вл етс выходом устройства М . В известном устройстве реализуетс алгоритм дес тично-двоичного умножени двоично-дес тичных чисел 5j и ; |Врем перемножени двух и -разр дных дес тичных чисел примерно равно С ,.в/ , где t (4j - врем суммировани двух 2ii -разр дных дес тичных ч чисел, ebifli врем , затрачиваемое на выделение единиц/из двоично-дес тичного кода множител , tq - врем выполнени удвоени ( умножени на два) множимого в регистре множимогоJ 1,5-и- составл юща ,определ юща среднее число единиц в двоично . дес тичном коде множител , Известное устройство при несущест-, венных изменени х может быть исполь-; I зовано и дл умножени двоичных чи- ; сед. Поэтому в дальнейщем будем предполагать , что оно позвол ет перемножать нар ду с дес тичными числами и двоичные. Основным недостатком известного устройства вл етс относительно низ- кое быстродействие. Цель изобретени - повышение быстродействи множительного устройства. Поставленна цель достигаетс / тем, что, в множительное устройство, содержащее ti -разр дный регистр ьшожител (п - разр дность дес тичных .сомножителей г { -разр дный регнотр множимого со схемой удвоени , блок суммировани , выход которого вл етс выходом устройства, введены матрица из (и t О 1 узлов тетрадного умножени г 2 и узлов тетрадного суммировани , 2п буферных регистров , 2 И коммутаторов и 2ч узлоВ , преобразовани двоичного кода в дес тичный , причем перв;ыё входы узлов тетрадного умножени матрицы соеди-- нены с выходами соответствующих тбтрад регистра множимого, а вторые входы - с выходами младших разр дов соответствующих тетрад регистра множител , входы узлов тетрадного суммировани соединены с выходами соответствующих буферных регистров и узлов тетрадного умножени , а выходы соединены с входами соответствук цих буферных регистров и узлов преобразовани двоичного кода в дес тичный, а также с первыми входами соответствующих коммутаторов, выходы узлов преобразовани двоичного кода вдес тичный соединены с вторыми входами соответствук цих коммутаторов, выходы которых соединены с равновесовыми входами блока суммировани управл ющие входы коммутаторов и блока суммировани , а также, первый управл кнций вход регистра множимогоThe invention relates to computing and can be used in the development of high-speed devices for multiplying the numbers represented in the binary-decimal number system. A multiplying device is known that contains a drive (product shaping unit) and multiplied the multiplication factor. Henna factor 1 | u „.,. y, and the pre-cleaned multiplicative accumulator is added y, times, then it advances to the left one time and re-added to the accumulator y, once and so until all the bits of the multiplier ij are processed. The disadvantage of the device is low speed, especially when multiplying decimal numbers. Thus, to multiply two n-digit decimal numbers in a known device, time is required, roughly equal. see De tev, the time of summation of two and one-digit decimal numbers. Here it was assumed that the numbers O, 1, 2, ..., 9 appear in all categories of multipliers with equal probability. A single-ended multiplying device is known, containing n-bit multiplier and multiplier registers, a matrix of multiples and one-digit multipliers, and a set of one-digit adders for sug / 1g shirovaniya bit products. deny 2. Although the device has a high speed, it has the following significant drawbacks. First, on this device, not only with the multiplication of decimal numbers, perform the search and binary numbers, and therefore it cannot find wide application in modern general-purpose computers that use both a decimal and binary number system. second, the device requires a very large amount of equipment for its realization. The closest to the invention is a multiplying device that contains and is a 1m multiplier register and a decimal multiplier factor), and a 1 and 2 digit multiplier, a shift block, a summation block and a control block. The inputs of the control unit are connected to the outputs of the regressor multiplier, and the outputs are connected to the control inputs of the multiplicative and multiplier registers, as well as to the control inputs of the shift unit with the corresponding inputs of the summation unit, the output of which is device M. In the known device, the algorithm of decimal-binary multiplication of binary-decimal numbers 5j and; The multiplication time of two and-digit decimal numbers is approximately C, .v /, where t (4j is the sum of two 2ii-digit decimal numbers, ebifli time spent on the allocation of units / from the binary-decimal code multiplier, tq is the time of doubling (multiplying by two) multiplicand in the multiplicative register J 1,5 -and is a component that determines the average number of units in the binary decimal multiplier code. A well-known device can be used for unimportant changes. -; I is also called for multiplication of binary numbers; Sed. Therefore, we will further It is supposed that it allows multiplying besides decimal numbers and binary numbers. The main disadvantage of the known device is relatively slow speed. The purpose of the invention is to increase the speed of the multiplying device. -display bit register (n is the size of decimal multipliers r {-bit regotp multiplicand with doubling circuit, summing unit, the output of which is the output of the device, entered the matrix from (and t 0 1 knots for tetrad multiplication g 2 and tetrad sum nodes, 2p buffer registers, 2 AND switches and 2 h Nodes, converting the binary code to decimal, with the first; matrix inputs of the tetrad multiplication matrix connected to the outputs of the corresponding multiplicated register registers, and the second inputs - with the low-order outputs of the corresponding multiplier register tetrads, the inputs of the tetrad summation nodes are connected to the outputs of the corresponding buffer registers and tetrad multiplication nodes, and the outputs are connected to the inputs of the corresponding b Ferrous registers and converters of binary code to decimal, as well as with the first inputs of the respective switches, the outputs of the binary conversion nodes of the binary code are connected to the second inputs of the corresponding switches, the outputs of which are connected to the equilibrium inputs of the summation unit, the control inputs of the switches and the summation unit, and also, the first control is the input of the register of the multiplicand
соединены с входом режима работы устройства, управл ющие входы буфер ,ных регистров и регистра множител , а также второй управл ющий вход регистра множимого соединены с входом синхронизации устройства.connected to the input of the device operation mode, the control inputs of the buffer registers and the multiplier register, and the second control input of the register of the multiplicand is connected to the synchronization input of the device.
. На фиг.1 приведена структурна схема предлагаемого множительного i устройcTBaj на фиг.2 и 3 - возможные варианты реализации узла тетрад- ного суммировани ,. Ю. Figure 1 shows the structural scheme of the proposed multiplier i device TTBaj in Figures 2 and 3 — possible embodiments of the tetradic summation node,. YU
Устройство содержит фиг. ц разр дный регистр 1 множител (и {разр дность дес тичных сомножителей) , П 4 1)-разр дный регистр 2 множимого со схемой удвоени (схема удвоени 15 не показана , матрицу 3 из(И4)n узлов 4 тетрадного умножени , 2п узлов 5 тетрадного суммировани , 2м буферных регистров &, 2 и узлов 7 . преобразовани двоичного кода в де- 20 с тичный, 2 коммутаторов 8, блок 9 суммировани , вход 10 режима работы устройства, вход 11 синхронизации и выход 12 устройства. Первые входы узлов 4 тетрадного умножени матрицы 3 25The device contains FIG. q bit register 1 multiplier (and {size of decimal multipliers), n 4 1) -digit register 2 multiplicand with doubling circuit (doubling circuit 15 not shown, matrix 3 of (I4) n nodes 4 tetrad multiplication, 2 n nodes 5 tetradic summations, 2m buffer registers & 2, and 7 nodes. Binary code conversion to deads with 20, 2 switches 8, block 9 summation, input 10 of the device operation mode, input 11 of the synchronization and output 12 of the device. First inputs of the nodes 4 tetrad multiplication matrix 3 25
.соединены с выходами соответствующих тетрад регистра 2 множимого, а вторые входы соединены с выходами младших разр дов соответствующих тетрад регистра 1 множител , входы узлов 5 ,« тетрадного суммировани соединены- с выходами соответствующих буферных регистров б и узлов 4 тетрадного умножени , а выходы соединены с входами соответствующих буферных регистров 6 и узлов 7 преобразовани двоичного кода в дес 5гичный, а также с первыми входами соответствующих коммутаторов 8, выходы УЗЛОВ 7 преобразовани двоичного кода в дес тичный 7 соедине1Ны с вторыми входами соответствующих 40 коммутаторов 8, выходы которых соединены с равновесовыми входами блокЭ;-9 суммировани , управл квдие входы коммутаторов 8 и блока 9 суммировани , а также первый управл ющий вход ре- 45 гистра 2 множимого соединены с входом 10 режима работы устройства, управл ющие входы буферных регистров б и регистра 1 множител , а также второй управл ющий вход регистра 2 50 1« ножимого соединены с входом 11 сйнт хронизации устройства.are connected to the outputs of the corresponding tetrads of register 2 of the multiplicand, and the second inputs are connected to the outputs of the lower bits of the corresponding tetrads of register 1 of the multiplier, the inputs of nodes 5, "tetrad summing are connected - to the outputs of the corresponding buffer registers b and nodes 4 tetrad multiplication, and the outputs are connected to the inputs of the corresponding buffer registers 6 and the nodes 7 for converting the binary code to the decimal 5, as well as with the first inputs of the corresponding switches 8, the outputs of the KNOTS 7 for converting the binary code into the decimal 7 connect Us with the second inputs of the respective 40 switches 8, the outputs of which are connected to the equilibrium inputs of block AE; -9 summation, control the inputs of the switches 8 and the summation block 9, as well as the first control input of the multiplex register 2 of the device; The control inputs of the buffer registers b and register 1 of the multiplier, as well as the second control input of the register 2 50 1 ″, are connected to the input 11 of the synchronization time of the device.
Вход 10 режима работы предназначен дл настройки устройства на умножение двоичных или дес тичных к сел. Так,например, если на этом присутствует высокий потенциалу;The input 10 of the operation mode is intended for setting the device to multiply binary or decimal villages. So, for example, if high potential is present;
устройство выполн ет умножение двоичных чисел, S противном случае оно настраиваетс на перемножение дес - , тичных чисел. Вход 11 устройства в .л етс синхронизирующим. По сигналу на этом входе осуществл ютс одновременно сдвиг информации на один двоичный разр д в тетрадах регистра 1 .множител в сторону их младших 65the device performs the multiplication of binary numbers, S otherwise it is tuned to the multiplication of the decimal numbers. Device input 11 is synchronized. The signal at this input simultaneously shifts the information by one bit in the tetrads of the register 1 of the multiplier towards their younger 65
разр дов, удвоение содержимого регистра 2 множимого и .прием информации в буферные регистры 6 устройства. Регистр.1 множител может быть построен на двухтактных синхрбнных D-триггерах. В нем должны быть предусмотрены цепи сдвига информации на один двоичный разр д в направлении к младшим .разр дам либо во всех двоичных разр дах, либо только в двоичных разр дахтетрад. Регистр 2 множимого -(ni--) -разр дный. Дополнительнйй () -ый разр д (тетрада) введен с целью устранени искажени информации в регистре 2 множимого пос ле выполнени в нем многократного у воени (содержимое регистра 2 множимого в процессе умножени три раза удваиваетс , т.е. в результате оно умножаетс на восемь). Этот регистр, так же как и регистр 1 множител , может быть реализован на двухтактных синхронных D -триггерах. Схема удвоени в регистре 2 может быть-разработана как в известном устройстве.В узлах 4 тетрадного умножени матрицы 3 формируютс произведени содержимого соответствующей тетрады регистра 2 множимого на значение младшего разр да соответствующейbits, doubling the contents of the register of 2 multiplicand and receiving information in the buffer registers 6 of the device. The register.1 multiplier can be built on two-stroke synchronized D-triggers. It should provide for a circuit of information shifting by one binary bit in the direction towards the low order bits either in all binary bits or only in binary bits of tetrads. Register 2 multiplicand - (ni--) - bit. The extra () th (tetrad) bit is introduced to eliminate the distortion of information in register 2 of the multiplicative after performing multiple military events in it (the contents of register 2 of the multiplicable in the multiplication process are doubled three times, i.e. as a result, it is multiplied by eight ). This register, as well as register 1 multiplier, can be implemented on push-pull synchronous D-triggers. The duplication circuit in register 2 can be designed as in a known device. In nodes 4 of a tetrad multiplication matrix 3, the product of the contents of the corresponding tetrad of register 2 is multiplied by the low-order value of the corresponding
.тетрады регистра 1 множител . Каждый: узел 4 может быть реализован на четырех двухвходовых элементах И..trands register 1 multiplier. Each: node 4 can be implemented on four two-input elements I.
Все узлы 5 «тетрадногосуммировани вл ютс узлагли комбинационного типа. В каждом такте работы устройства в этих узлах осуществл етс cyм 1иpoвaние тетрадных произведений, сформированных в данном такте на выходах соответствующих узлов 4 тетрадного умножени , и прибавление к получившемус при этом результату содержимого соответствующего буферного регистра 6, сфоргушрованного на предыдущем такте работы устройства. Так как в узлги 5 тетрадного суглмировани , расположенных в разных весовых позици х, суш/мруетс разное число тетрадных произведений, схемные структуры их будут несколько отличатьс (это справедливо в отношении буферных регистров 6, узлов 7 преобразовани двоичного кода в дес тичный и коммутато;ров 8) . Поэтому детально рассмотрим схеглные структуры узлов, расположенных только во второй весовой позиции (перва весова позици имеет наименьший вес) . Рассмотрение схемной структуры узла 5 тетрадного суммировани будет вестись совместно с анализом схемной структуры буферного регистра 6. Первоначально оценим минимальную разр дность буферного регистра б. Она должна определ тьс при условии что устройство обрабатывает двоичные операнды, так как при умножении дес тичных чисел разр дность буферного регистра может быть и мен шей . В верхнем узле 7 тетрадного ум ножени , расположенном на второй ве совой позиции, в течение первых тре тактов работы устройства формируютс следующие максимально возможные зна чени тетрадных произведений 1-111, 1111 и 1111 (сумма этих произведени равна 101101), в то врем , как в ни нем узле 4 образуютс произведени nil, 1110 и 1100 (их сумма равна 101001). Здесь не учитывались тетра ные произведени , которые формируют с в последнем (четвертом) такте работы устройства, так как в этом такте в буферный регистр 6 не произ водитс запись информации. Итак, на выходе узла 5 тетрадного суммирован в третьем- такте работы устройства н может быть сформирован результат, превышающий значение 101101+101001 1010110, а следовательно, разр дность буферного регистра б может быть выбрана равной семи. Аналогичн можно показать, что при умножении дес тичных чисел достаточно исполь .|3овать шестйраз р дный буферный регистр б. С учетом Э.ТОГО на фиг.2 пр ведена функциональна схема, узла 5 тетрадного суммировани совместно со схемой буферного регистра б, который включает семь двухтактных синхронных D -триггеров 15. Узел тетрадного суммировани 5 содержит четыре одноразр дных двоичных сумматора 13 и шёстиразр дный двоичный комбинационный сумматор 14 с ускоренным образованием разр дных пере . носов. По шинам 16 и 17 на входы узла 5 тетрадного суммировани поступают произведени , сформированны на выходах соответственно верхнего - и нижнего узлов 4 тетрадного умножени . В каждом такте работы устрой ства в узле 5 тетрадного суммировани производитс сложение трех слагаемых: первого тетрадного произведени , поступающего по шинам 16-; . второго тетрадного произведени ,подаваемого по шинам 17; содержимого буферного регистра 6. Получившийс при этом в узле 5 результат записываетс в буферный регистр б с разрешени сигнала на входе11 синхронизации устройства (в последнем четвертом такте работы устройства запись информации в буферный, регист б не производитс ). Вариант реализации узла 5 (фиг.З позвол ет обеспечить более высокое быстродействие устройства дл умножени чисел. Согласно этому варианту узел 5 тетр.адного суммировани содержит каскад 18 одноразр дных двоичных сумматоров 13, на выходе которого сум1«1а тетрадных произведений формируетс в двухр дном коде /разр дные суммы записываютс в верх НИИ р д триггеров 15 регистра 6, а , разр дные переносы - в нижний р д триггеров 15). Более высокое оыстродействие узла 5 тетрадного суммировани обеспечиваетс тем, что в первых трех тактах работы устройства в нем не осуществл етс приведение двухр дного.кода в однор дный (на что, как правило, требуетс существенное врем ), и только в последнем такте работы устройства двухр дный код приводитс к однор дному на комбинационном сумматоре 19 с ускоренным образованием разр дных переносов. Подобным образом могут быть разработы другие схемные структуры узлов 5 тетрадного суммировани . Результаты, оформленные на выходах узлов 7 преобразовани двоичного кода в дес тичный, используютс в устройстве только в дес тичного умножени . Эти узлы предназначены дл «реобр азовани двоичного кода, сформированного на выходе соответствующего узла 5 тетрадного суммировани в последнем такте работы устройства ., в двоично- дес тичный код (н пример , в код 8421). Они могут быть построены с использованием быстродействующих ПЗУ по таблицам истинности известными методами . Дл определенности детально рассмотрим синтез узла 7, расположенного НА второй весовой позиции устройства . Сначала необходимо определить/ , к.акое максимальное значение двЬичного кода должен -преобразовывать этот узел. При этом будем руководствоватьс следующим, В верхнем узле 4 тетрадного умножени , расположенном на второй весовой позиции, в течение четырех тактов работы устройства при умножении дес тичных чисел могут формироватьс следующие максимально возможные значени тетрадных произведений: 0000, 1001, 1001 и 1001,, в то врем , как в нижнем узле 4 могут сформироватьс только такие хлзксимально возможные произведени :0000,, 1001, 1000 и ОНО (приведенные максимальные значени тетрадных произведений возможны в устройстве только тогда, когда две 1лпадшие цифры множимого равны дев ти - код 1001), а две младшие цифры множител равны семи -(код Olllj. Ввиду этого на выходе узла 5 тетрадного сумгМровани , расположенного на второй весовой позиции, после выполнени четырех тактов не может быть образовано значение двоичного кода, превышающее величину 110010, так как 1001+1001+1,001+1001+1000+0110 (116010)2 (50),(о , А .поэтому узел 7 преобразовани двоичного кода в дес тичный может быть построен на ПЗУ емкостью в п тьдес т одно семиразр дное двоичное слово. Так, например, если на адресный вход ПЗУ подаватьAll nodes 5 "tetradum sums are of the combined type. In each operation cycle of the device in these nodes, the tetradic works are generated 1m generated in a given cycle at the outputs of the corresponding 4 multiplexed nodes and added to the resultant content of the corresponding buffer register 6 formed on the previous device operation cycle. Since in sys- tems 5 of tetrad sugralization, located in different weight positions, sushi / different number of tetrad works are measured, their circuit structures will differ somewhat (this is true for buffer registers 6, nodes 7 for converting binary code into decimal and commutator eight) . Therefore, we consider in detail the schematic structures of the nodes located only in the second weight position (the first weight position has the lowest weight). Consideration of the circuit structure of node 5 tetrad summation will be carried out together with the analysis of the circuit structure of the buffer register 6. Initially, we estimate the minimum size of the buffer register b. It must be determined provided that the device processes binary operands, since when multiplying decimal numbers, the buffer register size may be less. In the upper node 7 of the tetrad notebook, located at the second weight position, the following maximum possible values of the tetrad works 1–111, 1111, and 1111 (the sum of these products is equal to 101101) are formed during the first device working hours, while in this node 4, the products nil, 1110 and 1100 are formed (their sum is equal to 101001). The tetra products, which are formed with in the last (fourth) operation cycle of the device, are not taken into account here, since this step does not record information in the buffer register 6. So, at the output of node 5 of the tetrad one, the result is summed up in the third cycle of operation of the device; Similarly, it can be shown that when multiplying decimal numbers, it suffices to use the sixth regular buffer register b. Taking into account THAT in FIG. 2, a functional diagram of the tetrad-summing node 5 together with the buffer register b scheme is included, which includes seven two-stroke synchronous D-triggers 15. The tetrad-summing node 5 contains four one-digit binary adders 13 and six-bit binary combinational adder 14 with the accelerated formation of bit transitions. noses. The tires 16 and 17 enter the works of the tetrad addition node 5, formed at the outputs of the upper and lower nodes 4 tetrad multiplication, respectively. In each operation cycle of the device in the node 5 of the tetrad summation, the summation of three components is made: the first tetradic product arriving along the tires 16-; . the second tetrad work supplied by tires 17; the contents of the buffer register 6. The result obtained in the node 5 is written to the buffer register b with the resolution of the signal at the synchronization input 11 of the device (in the last fourth device operation cycle, the information is written to the buffer register is not made). An embodiment of node 5 (FIG. 3 allows for a faster device for multiplying numbers. According to this variant, node 5 tetra. Summation contains a cascade 18 of one-bit binary adders 13, the output of which sum is 1/2 tetrad works is formed in a two-row code / bit sums are written to the top of the scientific research institute of triggers 15 of register 6, and the bit transfers are written to the lower number of triggers 15). The higher performance of the node 5 of the tetradic summation is ensured by the fact that in the first three cycles of operation of the device it does not bring the two-way code into the one-way one (which, as a rule, requires considerable time), and only One code is reduced to a single code on the combinational adder 19 with the accelerated formation of bit transfers. Similarly, other circuit structures of the tetrad sum nodes 5 can be developed. The results displayed at the outputs of the binary-to-decimal conversion nodes 7 are used in the device only in decimal multiplication. These nodes are designed to "reclaim the binary code generated at the output of the corresponding node 5 of the tetrad summation in the last operation cycle of the device." Into a binary-decimal code (for example, into code 8421). They can be built using high-speed ROMs on truth tables by known methods. For definiteness, consider in detail the synthesis of the node 7, located at the second weight position of the device. First, it is necessary to determine /, which maximum value of a binary code should transform this node. In this case, we will be guided by the following. In the upper node 4 tetradic multiplication, located at the second weight position, the following maximum possible values of tetrad works, 0000, 1001, 1001 and 1001, can be formed during the four cycles of the device when multiplying the decimal numbers time, as in the lower node 4, only such possible maximum works can be formed: 0000 ,, 1001, 1000 and IT (the maximum values of the tetrad works are possible in the device only when two 1 digits of digits is equal to nine - code 1001), and the two lower digits of the multiplier are seven - (code Olllj. Therefore, at the output of node 5 of the tetrad summation located in the second weight position, after executing four clock cycles, a binary code value exceeding the value of 110010, since 1001 + 1001 + 1.001 + 1001 + 1000 + 0110 (116010) 2 (50), (o, a. Therefore, the binary conversion to decimal section 7 can be built on ROM with a capacity of fifty one seven-bit binary word So, for example, if you send a ROM to the address input
двоичный код 001111, на его выходе должен формироватьс двоично-дес тичный код 011.0101, численно равный дес тичному коду,- поступающему на адресный вход ПЗУ. Узел 7, расположенный на второй весовой позиции, впрочем как и другие узлы 7 устрой .ства, можно реализовать и на основеbinary code 001111, at its output a binary-decimal code 011.0101, which is numerically equal to the decimal code, must be formed — the incoming to the address input ROM. Node 7, located at the second weight position, however, like the other nodes 7 of the device, can be implemented on the basis of
широко примен емых интегральных схем серии К155, в этой серии имеетс специальный элемент ПР7 преобразоваНИН Д5ОИЧНОГО кода в дес тичный 7j. Коммутаторы 8 в режиме двоичного У1лножени осуществл ют подключение к входам блока 9 суммировани -выходов узлов 5 тетрадного суш шровани а в режиме дес тичного умножени выходов узлов 7 преобразовани двоичного кода в дес тичный.widely used integrated circuits of the K155 series, in this series there is a special element PR7 converting a DI OOID code to a decimal 7j. The switches 8 in the binary U1 multiplication mode connect to the inputs of the summation unit 9 — the outputs of the tetrad drying units 5 and in the ten mode of multiplying the outputs of the binary conversion units to the binary one.
Таким образом, в предлагаемом устройстве узлы 5 и 7, а также буферные регистры 6 и коммутаторы 8, расположенные на разных весовых позици х , будут иметь и разные схемные структуры. При необходимости обеспечени однородности структуры устройства можно ограничитьс детальным анализом и синтезом только узлов 5 и 7, буферного регистра 6 и коммутатора 8, расположенных на И -ой весовой позиции, причем эта совокупность может быть конструктивно выполнена в виде единого модул , используемого на всех весовых позици х устройства и реализованного, например , как больша интегральна схема (на фиг.1этот модуль отмечен штриховыми лини ми).Thus, in the proposed device, nodes 5 and 7, as well as buffer registers 6 and switches 8, located at different weight positions, will also have different circuit structures. If it is necessary to ensure uniformity of the structure of the device, it is possible to limit only the detailed analysis and synthesis of nodes 5 and 7, the buffer register 6 and the switch 8 located on the I-th weight position, and this combination can be constructively implemented as a single module used at all weight positions. x devices and implemented, for example, as a large integrated circuit (in Fig. 1, this module is marked with dashed lines).
Блок 9 предназначен дл окончательного суммировани результатов,Block 9 is designed to summarize the results
.сформированных на выходах узлов 5 тетрадного суммировани (в режиме ; двоичного умножени или узлов 7 пре образовани двоичного кода в дес тичный (в режиме дес тичного умноуке 1л } , после выполнени четырёх татов работы устройства. Предполагаетс , что этот блок комбинационного типа. На его выходе, вл ющемс и выходом 12 устройства, формируетс 2ц -разр дное произведение при умножении дес тичных чисел и 8ц-разр дное произведение при умножении двоичных чисел. Схемна структура блока 9 суммировани зависит о разр дности перемножаемых чисел.Так при умножении двухразр дных дес тич ных и восьмиразр дных двоичных чисел в качестве блока 9 суммировани Formed at the outputs of the tetrad-summing nodes 5 (in the mode; binary multiplying or converting binary code 7 nodes into the decimal (in the decimal clever mode), after performing four tat of device operation. It is assumed that this block is of the combinational type. The output, which is also the output 12 of the device, forms a 2c-bit product when multiplying decimal numbers and an 8ts-bit product when multiplying binary numbers. The schematic structure of the summation block 9 depends on the size of the multiplied numbers El.Tak when multiplying two-digit decimal and eight-bit binary numbers as a block of 9 summation
можно использовать быстродействующий двухвходовый комбинационный сумматор дл сложени двоичных и дес тичных чисел З . . При перемножений чисел большей разр дности может оказатьс необходимым использование трехвходового сумматора или же сумматора с еще большим числом входов В большинстве случаев в устройстве A fast two-input combinational adder can be used to add binary and decimal numbers 3. . When multiplying larger digits, it may be necessary to use a three-input adder or an adder with an even greater number of inputs. In most cases, the device
качестве блока 9 суммировани используетс двухвходовый либо трехвходовый быстродействующий параллельный комбинационный сумматор, позвол ющий суммировать как двоичные,так и дес тичные числа (трехвходовый сумматор может быть построен на основе двух двухвходовых сумматоров, соединенных последовательно).As a summation unit 9, a two-input or three-input high-speed parallel combination adder is used, which allows to add both binary and decimal numbers (a three-input adder can be built on the basis of two two-input adders connected in series).
Множительное устройство работает следующим образом.The multiplying device operates as follows.
Дл определенности рассмотрим режим дес тичного умножени . В исходном состо нии в регистре 1 множител хранитс Ц -разр дный .множитель, в регистре 2 множимого - П -разр дное множимое, буферные регистры 6 обнулены (здесь не рассматриваютс знаки сомножителей, а также предполагаетс , что сомножители представлены в пр мом коде). На входе 10 режима работы устройства присутствует низкий потенциал, означак г{Ий, что устройство настроено на умножение дес тичных чисел. При этом в регистре 2 множимого включены цепи удвоени его содержимого, выходы уз.лов 7 преобразовани двоичного кода в дес тичный подключены через коммутаторы 8 к соответствующим входам блока 9 суммировани , который, в свою очередь, настроен на суммирование дес тичных чисел,For definiteness, consider the mode of decimal multiplication. In the initial state, in register 1 the multiplier holds the C-bit multiplier, in register 2 of the multiplicator the P-discharge multiplier, the buffer registers 6 are zero (the signs of the multipliers are not considered, and it is assumed that the multipliers are in the direct code) . At the input 10 of the operating mode of the device there is a low potential, which means g {II, that the device is set to multiply decimal numbers. In this case, in the register 2 of the multiplicable circuit, the doubling of its contents is included, the outputs of the binary conversion to decimal nodes 7 are connected via switches 8 to the corresponding inputs of the summation unit 9, which, in turn, is configured to add decimal numbers,
В первом такте работы устройства в узлах 4 матрицы 3 формируютс тетрадные произведени , которые в дальнейшем суммируютс с учетом занимаемых ими весовых позиций в соответствующих узлах 5 тетрадного суммировани . Первь5й такт работы устройства заканчиваетс с приходом на вход 11 устройства первого синхроимпульса , по которому производ тс одновременно запись результатов с выходов узлов 5 в соответствующие буферные регистры, сдвиг информации на один двоичный разр д в направлении младших разр дов в тетрадах регистра 1 множител и удвоение содержимого регистра 2 множимого. :In the first cycle of operation of the device, tetrad works are formed in the nodes 4 of the matrix 3, which are further summarized taking into account the weight positions they occupy in the corresponding nodes 5 of the tetrad summation. The first 5th clock cycle of the device ends with the arrival of the first clock pulse at the input 11 of the device, which simultaneously records the results from the outputs of nodes 5 into the corresponding buffer registers, shifting information by one bit in the direction of the lower bits in the tetrad of the 1 multiplier and doubling the contents register 2 multiplicand. :
Во втором и третьем тактах устройство работает аналогично.In the second and third cycles, the device works in the same way.
Основное отличие в работе устройства в четвертом последнем такте состоит в том, что на вход 11 устройства не поступает синхроимпульс, а результаты, сформированные на выхода узлов 5 Тетрадного суммировани , после предварительного их преобразовани в узлах 7 через коммутаторы 8 поступают на соответствующие входы блока суммировани , на выходе которого и формируетс окончательное 2г1-разр д ное произведение.The main difference in the operation of the device in the fourth final cycle is that the clock pulse does not arrive at the device input 11, and the results generated at the output of nodes 5 of the Tetrad summation, after their preliminary conversion at nodes 7, through the switches 8 arrive at the corresponding inputs of the summation unit, at the output of which the final 2g1-bit product is formed.
Итак, независимо от разр дности ,перемножаемых чисел, окончательный, результат формируетс за; четыре такта , а врем умножени двух о -разр дных дес тичных чисел составл ет вели чину, примерно равную Tl -i4+ -5 2V4 -l-5 tj+tg iq, где tp - задержка информации- в узле с пор дковш номером Р- (предполагаетс , что t и ti 4,-2 , что вполне реально). При умножении двоичных чисел основные отличи в работе устройства состо т в том, что в регистре 2 мнозкимого удвоение его содержимого фактически сводитс к простому сдвигу в нем информации на один двоичный разр д влево, блок 9 суммировани на страиваетс на суммирование двоичных чисел и в последнем (четвертом) такте работы устройства результаты,сфор мированные на выходах узлов 5 тетрад ного суммировани , мину узлы 7 преобразовани двоичного кода в дес тич ный, передаютс через коглмутаторы 8 на соответствующие входы блока 9 сум мировани . Врем умножени .четырех Поразр дных двоичных чисел составл е величину . 3-( В известном устройстве врем умножени двух .Ц -разр дных дес тичных чисел примерно р авно TS.. в то врем , как в предлагаемом уст-, ройстве оно составл ет, величину TS 3-i-t4 5 2Ut.4+lg+t7Vt8+-tg. Пусть 11 8, t 14 € ,, tuA8 6(J , 4 , , i2 tt|ABx 6-,7 8- И i9 2tcM 281), где задержка на одном логическом элементе . Тогда , в то врем , как t 79, т.е. предлагаемое устройст-; во имеет примерно в 3,5 раза болае высокое быстродействие, чем известное . Умножение двоичных чисел в известном устройстве производитс за врем (ж . , . 1 ,, а в предлагаемом устройстве это врем примерно равно Tf 3(,)H4H5Hg4i. Тогда с учетом прин тых допущений получаем, что v.TjV.TtJ:, , а следовательно, умножение двоичных чисел в предлагаемом устройстве выполн етс примерно в 5,2 разабыстрее , чем в известном. Итак, технико-экономическое преимущество предлагаемого множительного устройства в сравнении с известным состоит в значительно более высоком быстродействии. Так, например, перемножение восьмиразр дных дес тичных чисел выполн етс в нем примерно в 3,5 раза быстрее, чем в известном устройстве. При умножении же двоичных чисел обеспечиваетс еще больший выигрыш в быстродействии. Так, умножение 52-разр дных Двоичных чисел производитс примерно в 5,2 раза быстрее . Вместе и тем, столь существенно увеличениебыстродействи устройства достигаетс при умеренных затраtax используемого в нем оборудовани , так как умножение дес тичных чисел выполн етс в основном на том же оборудовании , что и двоичных чисел.So, regardless of the size, numbers multiplied, the final result is formed by; four clock cycles, and the multiplication time of two o-decimal numbers is approximately equal to Tl -i4 + -5 2V4 -l-5 tj + tg iq, where tp is the information delay- at the node with the sequence number P- (it is assumed that t and ti 4, -2, which is quite realistic). When multiplying binary numbers, the main difference in the operation of the device is that in register 2, the doubling of its contents actually reduces to a simple shift of information in it by one binary digit to the left, the summation unit 9 doesn’t count on the summation of binary numbers and in the latter ( the fourth) operation cycle of the device, the results, formed at the outputs of nodes 5 tetradic summation, mines 7 converting binary code to decimal, are transmitted through co-switches 8 to the corresponding inputs of block 9 sum world . The multiplication time of four bits of binary numbers is a value. 3- (In the known device, the multiplication time of two .C-discharge decimal numbers is approximately equal to TS. While it is in the proposed device, the value is TS 3-i-t4 5 2Ut.4 + lg + t7Vt8 + -tg. Let 11 8, t € 14 ,, tuA8 6 (J, 4,, i2 tt | ABx 6-, 7 8- And i9 2tcM 281), where the delay is on one logical element. Then, at that time, as t 79, i.e., the proposed device has approximately 3.5 times higher performance than the known one. The multiplication of binary numbers in a known device takes place over time (well.,. 1, and in the proposed device this time is approximately equal to Tf 3 (,) H4H5Hg4i. Then taking into account accepted assumptions, we obtain that v.TjV.TtJ :, and, therefore, multiplication of binary numbers in the proposed device is performed approximately 5.2 times faster than in the well-known one. Thus, the technical and economic advantage of the proposed multiplying device in comparison with The known one is much faster, for example, the multiplication of eight-digit decimal numbers is performed in it about 3.5 times faster than in the known device. By multiplying the same binary numbers, there is an even greater gain in speed. Thus, multiplication of 52-bit Binary numbers is about 5.2 times faster. However, such a significant increase in the speed of the device is achieved with moderate expenditures of the equipment used in it, since the multiplication of decimal numbers is performed mainly on the same equipment as the binary numbers.
/ 7/ 4Г/ 7 / 4G
A ,лпЛ tenAA, LPL tenA
77 77
/;/;
,/7, / 7
js u ujs u u
Tr Tr Tr ITr Tr Tr I
//
L 5U 41L 5U 41
л Il i
/J j- 7J Г « p / J j- 7J G “p
-л/л 41 r y l / l 41 r y
//
ЙЙ./YY. /
16sixteen
1717
1818
.w.w
I 1 I 1
ф ф ф f f f
ffir yj/fff 7 If /(Offftyofffrnff fffir yj / fff 7 If / (Offftyofffrnff f
7676
7575
ff
/7/ 7
u fu f
Г- fJMr fJ
г- fJMr. fJ
jiji
JJ
ffff
/cf/ cf
x«fx "f
/«f/ "F
Z«JZ "J
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823455561A SU1053104A1 (en) | 1982-06-21 | 1982-06-21 | Multiplying device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823455561A SU1053104A1 (en) | 1982-06-21 | 1982-06-21 | Multiplying device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1053104A1 true SU1053104A1 (en) | 1983-11-07 |
Family
ID=21017531
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823455561A SU1053104A1 (en) | 1982-06-21 | 1982-06-21 | Multiplying device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1053104A1 (en) |
-
1982
- 1982-06-21 SU SU823455561A patent/SU1053104A1/en active
Non-Patent Citations (1)
Title |
---|
1. Бут Э. и Бут К. Автоматические цифровые машины. М. ГИФМЛ, 1959, с. 74-75. . 2.Прангишвили И.В. и др. Микроэлек роника и однородные структуры дл построени логических и вычислительных устройств. М., Наука, 1967, с. 180. 3.Дроздов Е.А. и др. Электронные вычислительные машины единой cиcтe лы, М., Машиностроение, 1981, с.110-118. 4. Поснов Н.Н. Метод-дес тичного умножени с последовательной, заготовкой кратных множимого. АН БССР. Сер. физико-техн. наук, 196.4, № 2, с.12-15 (прототип). , . 5.Голышев Л.К. Структурна теори цифровых машин. М., Энерги , 1971, с. 239-241 и 285-286. . 6.Овчинников В.В. и др. Проектирование быстродействующих микроэлектронных цифровых устройств. М., Советское,, радио, 1975, с. 72-75 7.Справочник по интегральным микросхемам. Под ред. Б.В.Тарабрина,. М., Энерги , 1980, с.160-161. 8.Авторское свидетельство СССР № 703808, кл. G 06 F 7/38, 1977. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4156922A (en) | Digital system for computation of the values of composite arithmetic expressions | |
JP2012209755A (en) | Arithmetic circuit and binary number conversion method | |
SU1053104A1 (en) | Multiplying device | |
US5638309A (en) | Pseudo-random pattern generating circuit | |
US3890496A (en) | Variable 8421 BCD multiplier | |
RU1817091C (en) | Device for multiplying numbers | |
SU1283979A1 (en) | Binary-coded decimal code-to-binary code converter | |
SU1626252A1 (en) | Multiplier | |
JP2635696B2 (en) | Multiplication instruction processing method | |
JP3433487B2 (en) | Binary to decimal converter | |
JP3155026B2 (en) | Accumulator | |
SU987618A1 (en) | Accumulating multiplier | |
RU1797112C (en) | Device for multiplication of numbers | |
SU739523A1 (en) | Binary decimal-to-binary converter | |
SU1012245A1 (en) | Multiplication device | |
RU2021633C1 (en) | Multiplying device | |
US4141077A (en) | Method for dividing two numbers and device for effecting same | |
SU1179322A1 (en) | Device for multiplying two numbers | |
SU1048473A1 (en) | Device for dividing decimal numbers | |
SU1018115A1 (en) | Multiplication device | |
SU1709301A1 (en) | Division device | |
SU1417010A1 (en) | Number dividing device | |
JP2643165B2 (en) | Arithmetic circuit | |
SU1517026A1 (en) | Dividing device | |
SU1137463A1 (en) | Multiplication device |