Изобретение относитс к вычисли- тельиой технике и может быть исполь зовано в устройствах обработки цифро вой информации. Известен регистр сдвига, выполнен ный на,синхронных КЗ-триггерах, причем пр мой и инверсный выходы каждого ЙЗ-трИггера, кроме последнего, соединены с 5 и Й-входами следующего йз-триггера. На каждцй разр д регист ра используютс два Й5-триггёра .ClJ Недостатком такого регистра вл етс то что он может работать тол ко в одном режиме - режиме сдвига , .информации. Наиболее близким к предлагаемому |по технической сущности вл етс регистр сдвига, построенный на двухтактных К-триггерах, в котором на каждый разр д регистра используетс один ЗК-триггёр, причем пр мой и инверсный выходы каждого ЗК-триггера кроме последнего, соединены соотвёт ственно с 3-:и К-входами следующего JK-триггера 2 J. . , ii Недостатком известного регистра вл етс то, что его функциональные возможности ограничены выполнением только одной функции сдвига информации . Цель изобретени - расширение функциональных возможностей регистра сдвига за счет выполнени функций сжати информации. Поставленна цель достигаетс тем, что в регистр сдвига, содержащий в каждом раз,р де : К-триггер, причем пр мой выход ЛК-триггера каж дого разр да, кроме последнего, соединен с Э-входом ЗК-триггера последующего разр да, R- и С-входал ЗК-триггеров всех разр дов соответственно объединены и вл :офс входами установки в ноль и синхронизации регистра сдвига, 3-вход ЗК-триггера первого разр да вл етс пр мьм входом регистра сдвига, а пр мой выход ЗК-триггера последнего разр да вл етс пр ршм выходом регистра сдвига,введены в каждый разр д элемент И, и в каждый разр д, кроме ; последнего, элемент ИЛИ, причем выход; элемента И каждого разр да соединен с К-в ходом О К-триггера данного разр да, первый вход элемента И первого разр да вл етс инверсным вхспом регистра сдвига, а первый вход элемента И каждого из осталвных разр дов соединен с инверсньт выходом К-триггера предыдущего разп л , второй вход элемента И каждого разр да, кроме последнего, соединен с выходом элемента ИЛИ данного разр да, а второй вход элемента И последнего разр да вл етс управл кадим входом регистра сдвига, первый и второй входы элемента иЛИ каждого разр да соединены соответственно с инверсным входом JK-триггера и со BTO{XiiM входом элемента И по следующего разр да. На чертеже представлена схема предлагаемого регистра сдвига. Регистр содержит в каждом разр де двухступенчатый ЗК-триггер 1, элемент И 2 и в каждом разр де, кроме последнего, элемент ИЛИ 3. Пр мой выход вЗК-триггера каждого разр да, кроме последнего, соединен с 3-входом ЗК-триггера последующего, разр да, й- и С-входы К-триггеров. всех разр дов соответственно объединены и вл ютс входами установки в О 4 и синхронизации 5 регистра сдвига, ,3-вход, Зк-триггера первого разр да 6 вл етс пр мым входом регистра сдвига, а пр мой выход ЗК-. триггера последнего разр да 7 вл етс пр мым выходом регистра сдвига . Выход элемента И 2 каждого разр да соединен с К-входом ЗК-триггера данного разр да, первый вход элемента И первого-разр да вл етс инверсным входом регистра 8 сдвига, а первый вход элемента И каждого из остальных разр дов соединен с инверсным выходом jK-триггера предыдущего разр да, второй вход злемента И каждого разр да, кроме последнего, . соединен с выхрдом элемента ИЛИ 3 данного разр да, а второй вход элемента И последнего разр да вл етс управл ющим, входом 9. Первый и второй входы элемента ИЛИ каждого разр да соединены соответственно с инверсным входом Зк-триггера и с вторым входом 31лемента И последук1щего разр да.. Регистр сдвига в зависимости от сигнала управлени , подаваемого на управл ющий вход 9, может рабоЧ тать в двух режимах сдвига кода и сжати информации. . При единичном значении сигнала упрсшлени на входе 9 регистр рабоТ-ает в режиме сдвига кода. При этом на вторых входах каждого иэ элементов И 2 устанавливаетс единичное значение сигнала. Входна информаци в виде парафазиого кода поступает на входы б и 8. Заполиение п-разр д ного регистру информацией происходит за врем действи п импульсов сдвига на входе синхронизации 5. При нулевом значении сигнала, управлени на входе 9 регистр работает в режиме сжати информации. Под действием импульсов сдвига, подаваем.мых на вход синхронизации 5-, происходит сдвиг кода вправо до тех пор, пока не запишетс единица в последний й-ый разр д. После этого происходит сдвиг кода только в первых (И-1)-м разр дах до заполнени единицей i (И-1 Ь-гр разр да и т.д. Записанные The invention relates to a computing technique and can be used in digital information processing devices. A shift register is known that is executed on synchronous short-circuits of triggers, with the direct and inverse outputs of each HZ-triger, except the last, connected to the 5th and 10th inputs of the next ts-trigger. For each register bit, two H5 triggers are used. ClJ The disadvantage of such a register is that it can operate only in one mode — shift mode, information. The closest to the proposed | technical essence is a shift register built on push-pull K-triggers, in which one ZK-flip-flop is used for each register bit, and the direct and inverse outputs of each ZK-flip-flop except the last are connected respectively to 3-: and K-inputs of the following JK-flip-flop 2 J.. , ii The disadvantage of the known register is that its functionality is limited to performing only one information shift function. The purpose of the invention is to expand the functionality of the shift register by performing the functions of compressing information. The goal is achieved by the fact that the shift register, which contains each time the row: K-flip-flop, and the direct output of the LC-flip-flop of each bit, except the last one, is connected to the E-input of the ZK-flip-flop of the subsequent bit, R - and C entered the ZK-flip-flops of all bits, respectively, combined and owned: the off-set inputs for zero and synchronization of the shift register, the 3-input of the ZK-flip-flop of the first bit is the direct input of the shift register, and the direct output of the ZK-flip-flop the last bit is the right pshm output of the shift register, entered in each bit of e ement And, in each discharge, except; the latter, the element OR, and the output; the element AND of each bit is connected to the K in the course of the TO K trigger of a given bit, the first input of the element I of the first bit is the inverse input of the shift register, and the first input of the element AND of each of the remaining bits is connected to the inverse output of the K flip-flop the previous ramp, the second input of the AND element of each bit except the last one is connected to the output of the OR element of the given bit, and the second input of the AND element of the last bit is the control input of the shift register, the first and second inputs of the element OR of each bit are connected acc -retarded with an inverted input of JK-flip-flop and with BTO {XiiM input of the AND of the next discharge. The drawing shows the scheme of the proposed shift register. The register contains in each bit a two-stage ZK-trigger 1, element AND 2, and in each bit, except the last, an element OR 3. The direct output of the ICD-trigger of each bit, except the last, is connected to the 3-input of the ZK-trigger next , bit, y- and C-inputs of K-triggers. all bits are respectively combined and are the inputs of the setting in O 4 and synchronization 5 of the shift register, 3-input, the three-trigger flip-flop of the first discharge 6 is the direct input of the shift register, and the direct output of the 3K-. the last bit trigger 7 is the forward output of the shift register. The output of the AND 2 element of each bit is connected to the K-input of the LC-trigger of this bit, the first input of the first-bit element AND is the inverse input of shift register 8, and the first input of the And element of each of the remaining bits is connected to the inverse output jK - trigger of the previous bit, the second input of the element And each bit, except the last one,. is connected to the output of the element OR 3 of this bit, and the second input of the element AND of the last bit is the control, input 9. The first and second inputs of the element OR of each bit are connected respectively to the inverse input of the 3k-trigger and the second input of the 31 element AND the subsequent bit .. The shift register, depending on the control signal applied to control input 9, can operate in two modes of code shift and information compression. . With a single value of the control signal at input 9, the register operates in code shift mode. At the same time, on the second inputs of each of the And 2 elements, a single signal value is established. The input information in the form of a paraphase code goes to inputs b and 8. Filling the n-bit register with information occurs during the action of n shift pulses at the synchronization input 5. When the control signal at input 9 is zero, the register operates in the information compression mode. Under the action of shift pulses, supplied to the synchronization input 5-, the code is shifted to the right until the unit is written to the last-th digit. After that, the code is shifted only in the first (I-1) -th bit dah before filling with the unit i (I-1 L-cg of discharge, etc. Recorded
в n-M, (n-lj-M и . разр дах ёдиницы обтаютс и соответствующих разр дах , поскольку на К-входах К триггеров этих разр дов устанавливаетс нулевое значение. Таким образом, росле подачи в общем случае ri-l импуль- сов сдвига (когда исходна информаци представл ет собой одну единицу в крайнем левом разр де ) все единицы исходной информации располагаютс плотно справа.in nM, (n-lj-M and. bits of the unit are overwritten by the corresponding bits, because the K-inputs K of the triggers of these bits are set to zero. Thus, the feed pulses in the general case ri-l shift (( when the source information is one unit in the leftmost section, all units of the source information are tightly to the right.
Например, если при единичном сигнале на Входе 9 после подачи восьми импульсов сдвига в шосы 1Иразр дН{ 11 регистре записываетс код 10100100/ при нулевом сигнале на входе 9 после подачи очередных п ти импульсов сдвига получает последовательность, кодов:For example, if, at a single signal on Input 9, after applying eight shift pulses, the code 10100100 / is written to the pattern in dN {11 register; if the signal at input 9 is zero, after the next five shift pulses are received, the sequence is received:
OlOlOOlOf 00101001 00010101 г 0,000lUTl, 00000111. При дальнейшей подаче импульсов сдвига состо ние регистра не мен етс . При установке единичного значени сигнала на входе 9 сжати информаци выводитс из регистра.OlOlOOLOf 00101001 00010101 g 0.000lUTl, 00000111. With the further supply of shift pulses, the state of the register does not change. When a single value is set at the compression input 9, the information is output from the register.
Таким образсм, по сравнению с известным , предлагаемый регистр имеет |большие функциональные возможности, поскольку может работать в двух режимах , сдвига и сжати информации, и может быть использован в устройст вах диагностировани и статистическрйIобработки информации, когда дл классифицируемой вгикно лишь число единиц, независимо от их расположени в разр дах регистра.Thus, in comparison with the known, the proposed register has | great functionality, since it can operate in two modes, shear and compression of information, and can be used in devices for diagnosing and statistical information processing, when only the number of units for the classified one is irrespective of their locations are in register bits.