SU1038943A1

SU1038943A1 - Pulse train frequency multiplier

Info

Publication number: SU1038943A1
Application number: SU823444913A
Authority: SU
Inventors: Юрий Владимирович Барсуков; Лев Васильевич Сергеевич
Original assignee: Ленинградский Ордена Ленина Электротехнический Институт Им.В.И.Ульянова (Ленина)
Priority date: 1982-05-26
Filing date: 1982-05-26
Publication date: 1983-08-30

Abstract

УМНОЖИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ, содержащийгенератор опорной частоты, подкгаоченнь1й выходом к входу делител частоты и к счетному вкоцу первого счетчика, соединенного входом управлени установкой кода с выходом элемента ИЛИ, а установочными входами - с выходами запоминающего блока, подключенного информационными входами к выходам : разр дов второго счетчика, вход обнулени которого соединен с выходом элемента задержки, подключенного входом к управл ющему входу зап.рминающего блока и к выходу формировател импульсов, соединенного входом с шиной ввода умножаемой частоты, о т п и. ч аю щ и и с тем, что, с целью повышени надежности работы, в него до- полнительно введены элементы запрета, дешифратор и третий счетчик, подключе ный установочным входом к выходу элемента задержки и к первому входу эл&amp;мента ИЛИ, счетным входом - к выходу первого счетчика и к сигнальному входу первого элемента запрета, а выходами разр дов - к входам дешифратора , соединенного выходом с запрещающим входом первого элемента запрета, подключенного выходом к второму вхо (Л ду элемента ИЛИ, соединенного выходом с выходной шиной умножител чаос тоты и с входом синхронизации генератора опорной частоты, причем второй элемент запрета подключен сигнальным входом к выходу делител частоты, запрещающим входом - к выходу (рмпровател импульсов, а выходом - к счетоо ному входу второго счетчика. СХ) со 4 СОMULTITIVIDER OF PULSE FOLLOWING TIME, containing a reference frequency generator, connected by an output to the input of the frequency divider and to the counting point of the first counter connected by the control input of setting the code to the output of the OR element, and the setting inputs to the outputs of the storage unit connected by information inputs to the outputs: the counter, the zeroing input of which is connected to the output of the delay element connected by the input to the control input of the recording unit and to the output of the pulse former, with input bus with unity input multiplied frequency of n and m. In order to increase the reliability of operation, prohibition elements, a decoder and a third counter, connected by a setup input to the output of the delay element and to the first input of the amp & the input to the output of the first counter and the signal input of the first interdiction element, and the bit outputs to the inputs of the decoder connected by the output to the inhibitory input of the first interdiction element connected by the output to the second input (L of the OR element connected to the output of the output bus multiply Toty chaos and synchronization with the input of the reference oscillator, said second barring member is connected to the signal input of the frequency divider output prohibiting input - to the output (rmprovatel pulses, and output - to the input of the second schetoo Nome counter CX.) with 4 CO

Description

Изобретение относитс к автоматике и вычиспитапъной технике, в част. нести к устройствам преобразовани частотно-импульсных сигналов.The invention relates to automation and computer technology, in particular. carry to pulse-frequency signal conversion devices.

Известен умножитель частоты еле довани импульсов, соцержащий генератор опорной частоты, счетчики, целители частоты, регистр, бпок сравнени кодов, триггер и элементы И и ИЛИ (1Known frequency multiplier impulses, socializing reference frequency generator, counters, frequency healers, register, compare code, trigger, and AND and OR elements (1

Недостатками умножител чафтотыThe disadvantages of the multiplier

вл ютс сложность технической реализации , пониженна надежность работы и ограниченный частотный диапазон.are the complexity of the technical implementation, reduced reliability of operation and a limited frequency range.

Наиболее близким к предлагаемому вл етс умножитель частоты с ледовани Юу пульсов, содержащий генератор опорной частоты, подключенный выходом к входу делител частоты и к счетному входу первого счетчика, соединенного входом управпе)Щ1 установкой кода с выходом первого элемента ИЛИ, а установочными входами - с выходами запоминающего блока, подключенного информационными входами к выходам рар дов второго счетчика, вход обнулини которого соединен с выходом эл&мента задержки, подключенного входом к управл ющему входу запоминающего блока и к вьгходу первого формировател импульсов, соединенного входом с шиной ввода умножаемой частоты, а выходом - с первым входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, подключенного выходом к счетному входу второго счет чика, а вторым входом к выходу второго формировател импульсов, соединенного входом с выходом делени частоты , причем первый элемент ИЛИ подключен вторым входом к выходной шине умножител частоты и к выходу первО го счетчика Г2} .Closest to the proposed is a frequency multiplier from the study of pulses containing a reference frequency generator connected by an output to the input of the frequency divider and to the counting input of the first counter connected by the control input, S1 setting the code to the output of the first element OR a storage unit connected by information inputs to the outputs of the second counter, the zero input of which is connected to the output of the delay amp element connected to the control input by a memory about the unit and to the input of the first pulse generator connected to the multiply frequency input bus and output to the first input of the first OR element and to the first input of the second OR element connected to the counting input of the second counter, and the second input to the output of the second driver pulses connected by an input with a frequency division output, the first element OR connected by a second input to the output bus of the frequency multiplier and to the output of the first counter G2}.

Данный умножитель частоты может работать в широком диапазоне умножаемых частот, однако обладает низкой наденшостью иэ-за возможности возникновени обоев в процессе его работы.This frequency multiplier can work in a wide range of multiplied frequencies, however, it has a low overload due to the possibility of wallpaper occurring during its operation.

Цель изобретени - повышение надёжности работы.The purpose of the invention is to increase the reliability of work.

С этой целью в умножитель частоты следовани импульсов, содержащий г& нератор опорной частоты, подключенный выходом к входу делител частоты и к счетному входу первого счетчика, .Соединенного входом управлени устаковкой кода с выходом элемента иЛи, а установочными входадл - с выходами запоминающего блока, подключенногоTo this end, a pulse frequency multiplier containing g & reference frequency controller connected by the output to the input of the frequency divider and to the counting input of the first counter. The connected control input for setting the code to the output of the element or, and the setting inputs for the output of the storage unit connected

информационными входами к выходам разр дов второго счетчика, вход обнулени которого соединен с выходом элемента задержки, подключенного входом к управл ющему входу запоминак щего блока и к выходу формировател импульсов, соединенного входом с шиной ввода умножаемой частоты, дополнительно введены элементы запрета, дешифратор и третий счетчик, подключенный установочным входом к выходу элемента задержки и к первому входу элемента ИЛИ, счетным входом - к выходу первого счетчика и к сигнальному входу первого элемента запрета, а выходами разр дов - к входам дешифратора, соединенного выходом с запрещающим входом первого элемента запрета, подключенного выходом к второму входу элемента ИЛИ, соединенного выходом с выходной шиной умножител частоты и с входом синхронизации генератора опорной частоты, причем второй элемент запрета подключен сигнальным входом к выходу делител частоты, запрешак. щим входом - к выходу формировател импульсов, а выходом - к счетному входу второго счетчика.information inputs to the outputs of the bits of the second counter, the zeroing input of which is connected to the output of the delay element connected by the input to the control input of the memory block and to the output of the pulse shaper connected by the input to the bus of the multiplied frequency input, additional barring elements, a decoder and a third counter are added connected by a setup input to the output of the delay element and to the first input of the OR element, the counting input to the output of the first counter and to the signal input of the first prohibition element, and the output The bits are connected to the inputs of the decoder connected with the output to the inhibitory input of the first inhibiting element connected to the second input of the OR element connected to the output of the frequency multiplier bus and to the synchronization input of the reference frequency generator, and the second inhibitory element is connected to the output of the divider frequency forbidden. The main input is to the pulse driver output, and the output is to the counting input of the second counter.

На чертеже изображена блок-схема .умножител частоты следовани импупьсов .The drawing shows a block diagram of a multiplier for the frequency of following impuces.

Умнондатель чаЬтоты следовани импульсов содержит генератор 1 опор ной частоты, подключенный выходом IK входу делител 2 частоты и к счетному входу первого счетчика 3. Счет;чик 3 соединен входом управлени установкой кода с выходом элемента ИЛИ 4 а установочными входами - с вы ход а ,ми запоминающего блока 5. Блок 5 подключен информационными входами к выходам разр дов второго счетчика 6, вход обнулени которого соединен с выходом элемента 7 задержки. Элемент подключен входом к управл ющему входу запоминающего блока 5 и к выходу формировател 8 импульсов, соединенного входом с шиной ввод1а умножаемой частоты. Третий счетчик . 9 подключен установочным входом к выходу элемента 7 задержки и к первому входу элемента ИЛИ 4, счепсым входом к выходу счетчика 3 и к сигнальному входу первого элемента 10 запрета, а выходами разр дов - к входам дешифратора 11. Выход дешифратора 11 соединен с запрещающим входом элемента 10 запрета, подключенного выходом к втофому входу элемента ИЛИ 4. Выход элемента ИЛИ 4 соединен с выкоцной шиной умножител частоты к с вкодом Iсинхронизашш генератбра 1. Второй элемент 12 запрета подключен cmv. нальным входом к выходу делител 2 частоты, запрещающим входом - к выходу формировател 8 импульсов, а выходом - к счетному входу счетчика 6 Умножитель частоты следовани импульсов работает следующим образом. Счетчик 6 в течение периода входного сигнала заполн етс импульсами, слецуюипши с частотой ff- /К, где, р-частота генератора 1, К - коэффициент делени делител 2 частоты. Сформированное число импульсов, пропорциональное периоду входного сигна ла , запоминаетс в блоке 5 и использу етс дл начальной установки кода счет чика 3. Из этого счетчика код списываетс импульсами генератора 1, т.е. в К раз быстрее, чем происходит заполнение счетчика 6. При достижении нул и при следующей повторной началь ной установке кода счетчика 3 на его выходе формируютс импульсы, следую щие через интервалы, которые в К .раз короче периода входного сигнала. Дл организашш заполнени счетчи-;Ка 6 после делител 2 частоты вюпо. чен элемент 12 запрета,, который испо зуетс дл предотвращени сбоев счет чика 6 в конце периода входного сигнала в моменты времени, когда код счетчика б переписываетс в запомина щий блок S, Запрет включаетс от формировател 8 импульсов (элементы задержки), который при положительном фронте входного сигнала формирует на своем выходе импульс фиксированной цлитепьнрсти. Запись в запоминающий 1 34 блок 5 происходит по заднему фронту этого импульса, после чего запрет в элементе 12 снимаетс и с помощью элемента 7 задержки счетчик 9 обнул етс . Одновременно с этим в 9 по его установочному входу записываетс единица. Элемент ИЛИ 4 пропускает импульс с выхода элемента 7 задержки на выходную шинуумножител частоты и на вход управлени , установкой кода счет чика 3. Этим же импульсом осуществл етс синхронизашш генератора 1, необходима дл предотвращени сбоев в начале списывани числа в счетчике 3. Когда число в счетчике 3 умедьшитс цо нул , на его выходе возникает импульс, который добавл етс в счет. чик 9. До тех пор, пока число в счетчике 9 отличаетс от К, импульс с выхода счетчика 3 проходит на выходную шину умножител , вход управлени установкой кода счетчика 3 на вход синхронизации генератора 1. После поступлени (K-l)-ro импульса на сч&г ный вход счетчика 9 на выходе дещи4ьратора 11 возникает единичный сигнал, запрещающий прохождение импульсов через элемент 10, что позвол ет пр&дотвратитъ по вление на выходной iiiHне умножител частоты сцвоенных импульсов в конце периода входного сигнала. Таким образом, предлагаемый умножитель частоты следовани импульсов за счет введени новых элементов и узлов, по сравнению с прототипом, позвол ет исключить возможные сбойные состо ни в работе и тем самым повысить надежность умножени частоты.The multiplier of the following pulses contains a generator 1 of the reference frequency, connected by the output IK to the input of the splitter 2 frequency and to the counting input of the first counter 3. The count; chick 3 is connected by the control input of setting the code to the output of the element OR 4 and the setting inputs - with output a, m memory block 5. Block 5 is connected by information inputs to the bits of the second counter 6, the zero input of which is connected to the output of delay element 7. The element is connected by the input to the control input of the storage unit 5 and to the output of the pulse shaper 8, which is connected by an input to the bus of the frequency to be multiplied. The third counter. 9 is connected by a setup input to the output of the delay element 7 and to the first input of the OR 4 element, with a smart input to the output of the counter 3 and to the signal input of the first prohibition element 10, and the bit outputs to the inputs of the decoder 11. The output of the decoder 11 is connected to the inhibitory input of the element 10 of the ban connected by the output to the input cell of the element OR 4. The output of the element OR 4 is connected to the extractor bus of the frequency multiplier to the code I of the synchronization of the generator 1. The second element 12 of the ban is connected to cmv. The input to the output of the splitter is 2 frequencies, the prohibiting input to the output of the driver of 8 pulses, and the output to the counting input of counter 6 The multiplier of the pulse frequency follows the following procedure. Counter 6 during the period of the input signal is filled with pulses, slips with a frequency ff- / K, where, the p-frequency of the generator 1, K is the division factor of the divider 2 frequency. The generated number of pulses, proportional to the period of the input signal, is stored in block 5 and used to initialize the counter 3 code. From this counter, the code is written off by generator 1 pulses, i.e. K times faster than filling the counter 6. When the zero code is reached and the next re-initial setting of the counter code 3, pulses are generated at its output, which follow at intervals that are K times shorter than the input signal period. For organizing the filling of the counter; Ka 6 after the divider 2 frequency vyupo. The prohibition element 12, which is used to prevent the counter 6 from failing at the end of the input signal period at times when the counter code B is being overwritten into the storage unit S. The prohibition is turned on by the impulse generator 8 (delay elements) the input signal generates a pulse of a fixed center at its output. The entry in the memory 1 34 block 5 takes place on the trailing edge of this pulse, after which the prohibition in element 12 is lifted and using element 7 of the delay counter 9 is zeroed. At the same time, a unit is recorded at 9 at its installation input. The OR 4 element transmits a pulse from the output of the delay element 7 to the output frequency multiplier and to the control input by setting the counter 3 code. The same impulse synchronizes generator 1, which is necessary to prevent failures at the beginning of the charge in the counter 3. When the number in the counter 3 is modeled to zero, a pulse arises at its output, which is added to the score. Tick 9. As long as the number in counter 9 differs from K, the pulse from the output of counter 3 passes to the output bus of the multiplier, the control input for setting the code of counter 3 to the synchronization input of generator 1. After the arrival (Kl) -ro of the pulse to the account & The main input of the counter 9 at the output of the detector 11 produces a single signal that prohibits the passage of pulses through the element 10, which allows you to & t appear at the output iiiH not the multiplier of the frequency of the dual pulses at the end of the input signal period. Thus, the proposed pulse multiplying frequency multiplier due to the introduction of new elements and assemblies, as compared to the prototype, makes it possible to eliminate possible malfunctioning conditions and thereby increase the reliability of frequency multiplication.

шsh

1one

/Ч/ H

нfnf

ff

Claims

A PULSE FREQUENCY FREQUENCY MULTIPLIER, comprising 'a reference frequency generator connected by an output to the input of the frequency healer and to the counting input of the first counter connected by the code setting control input to the output of the OR element, and * the setting inputs - with the outputs of the storage unit connected by information inputs to the outputs of the bits the second counter, the zeroing input of which is connected to the output of the delay element connected by the input to the control input of the locking block and to the output of the pulse shaper, is connected the input with the input bus of the frequency to be multiplied, which is not the same because, with a circuit for increasing the reliability of operation, the prohibition elements, a decoder and a third counter connected to the output of the delay element and to the first input of the OR element are additionally inserted into it , by a counting input - to the output of the first counter and to the signal input of the first inhibit element, and by the outputs of the bits - to the inputs of the decoder, connected by the output to the inhibit input of the first inhibit element, connected by the output to the second input of the OR element connected the output with the output bus of the frequency multiplier and with the synchronization input of the reference frequency generator, and the second inhibit element is connected by a signal input to the output of the frequency healer, the inhibit input is to the output of the pulse shaper, and the output to the counting input of the second counter.

>