SU1033978A1 - Анализатор спектра - Google Patents

Abstract

АНАЛИЗАТОР СПЕКТРА, со-держащий п последовательно SKjaoЧениих идентичных блоков измерени , каждый из которых состоит из многовходойого кo iмyтaтopa, выходы KoTOi oro за исключением последнего, . подключены к  чейкам пам ти первой группы линий задержки, группы цифроаналоговых перемножителей, вторые |входал которых подключены к выходам :посто нных запоминающих элементов, а выходы упом нутых Перемножителей, за исюпоЧением первого, через  чейки пам ти второй группы линий задержки соединены с входами следую;щего блока измерени , а также синхронизатор , св занный с управл ю;адими входами коммутатора,  чеек I пам ти обеих групп линий задержки, посто нных запоминающих элементов, отличающийс  тем, что, с целью повышени  быстродействи  анализатора, в каждый блок измерени  введена резисторна  матрица с посто нными и одинаковыми дл  ка5кдого блока коэффициентами,включенна  между выходами пам ти первой группы линий задержки и информационными входами Дифроаналоговых перемножителей, при этом последНИИ выход второго многовходового коммутатора подключен к соответствую (Л CZ ) цему , в ходу ре 3 исторной матрицы, а выход первого цифроаналогового перемножител  сб зан с соответствующим входом следующего блока измерени .

Description

м

00

со

SI

00

Изобретение относитс  к радиоиэмерительной технике и предназна- чено дл  дискретной обработки сигналов в реальном масштабе времени.

Наиболее близким к предлагаемому  вл етс  анализатор, содержащий последовательно включенные идентичные блоки измерени , каждый из которых состоит из многовходового коммутатора , выходы которого за исклю 1ением последнего, подключены к  чейкам пам ти первой группы линий задержки , группы цифроаналоговых перемножителей , вторые входы которых подклочены к выходам посто нных запоминающих элементов, а выходы перемножителей, за исключением первого , через  чейки пам ти второй группы линий задержки соединены с входами следующего блока измерени ,, а .такхсе синхронизатор, св занный с управл ющими входами коммутатора ,  чеек пам ти обех групп линий задержки, посто нных запоминающих элеме1 тов Г11.

Недостатком известного анализатора  вл етс  большое врем , затрачиваемое на операци х перемножени .

Цель изобретени  - повышение быстродействи  анализатора.

Поставленна  цель достигаетс  тем, что в анализатор спектра, содержащий .п последовательно вклю ченных идентичных блоков измерени , кахсдый из которых состоит из многовходового коммутатора, выходы которого .за исключением последнего подключены к  чейкам пам ти первой группы линий задержки, группы цифроаналоговых перемножителей, вторые входы которых подключены к выходам посто нных запом11нающих элементов а выходы упом нутых перемножителей, за исключением первого через  чейки пам ти второй группы линий задерхгки соединены с входами следующего блока измерени , а также синхронизатор, .св занный с управл ющими входами коммутатора ,  чеек пам ти обеих групп .линий задержки и посто нных запоминающих , элементов, в каждый блок изг мерени  введена резисторна  матрица с посто нными и одинаковыми дл  каждого блока коэффициентами,, включенна  между выходами  чеек пам ти .первой группы линий задержки и информационны1-1и входами цифроаналоговнх пе ремножителей, при этом последний.выход второго многовходового коммутатора подключен к соответствую . щему входу резисторной матрицы , а выход первого .цифроаналогового перемножител  св зан с соответствую- щим входом следующего блока измерени . .:

На чертеже представлена .структ,урна .схемаПредлагаемого анализатора

Устройство содержит последовательно соединенные блоки измерени к каиудый из которых состоит из многовходового коммутатора 1,  чеек 2.1 2,п пам ти первой группы линий за .держки, резистивной матрицы 3,.аналго-цифровых перемножителей 4.1-4.f. посто нных запоминающих элементов 5.1-5.1г.  чеек 6.1-6.J: пам ти второй группы линий задержки и синхронизатора 7.

Работа анализатора показана на примере одного блока/ представленного в развернутом виде на чертеже .

Под воздействием последовательности тактовых импульсов от синхронизатора 7 выборка Iреализаци  )из N эквидистантных временных отсчетов анализируемого процесса распредел етс  при помощи многовходового коммутатора 1 по информационным входам первого блока измерени . РаIпредел емые дискретные отсчеты пос тупают параллельно на-входы- чеек 2.1-2. пам ти первой группы линий задержки. Число запоминающих  чеек 2.1-2.г в лини х задержки группы различно и выбрано таковым, чтобы на выходах линий задержки на каждом также фиксировалось число отсчетов, необходимое дл  выполнени  данной итерации быстрого преобразовани  Фурье (БПФ). С выходов  чеек 2.1-2.Г задержанные отсты поступают на резисторную матриц 3 вычислени  частных дискретныхпреобраз .ов-аний Фурье (ДПФ).Коэффици ты передачи по каждому из входов матрицы 3 вычислени  частных ДПФ в каждом блоке фиксированы (ввиду их посто нства дл  любой итерации БПФ и ра1вны значени м весовых коэффициентов Фурье по модулю f основанй  разложени  БПФ и, соответственно , одинаковы дл  всех резиСторных матриц в каждом блоке В результате на выходах матриц 3 формируютс  результаты вычислени  . частных дискретных преобразований Фурье по модулю г , которые параллельно поступают на входы цифреаналоговых перемножителей 4.1-4.h Под воздействием последовательности .тактовых импульсов от :;инхронизатора 7 из цифровых посто нных запоминающих элементов 5.1-5.г параллельно считываютс  N/r весових (поворачивающих )коэффициентов Фурье, значени  которых вз ты по модулю полного преобразовани  и отличаютс  дл  каждого блока. Эти весовые коэффициенты поступают на вторые цифровые входы цифроаналоговых перемножителёй 4.1-4.h/и в результате линейного декодировани  преобразовани  с весом (иными словами перемножени  ) на выходах

4.1-4.г формируютс  результаты вычислеви  частных дискретных пре образований Фурье, домноженные на .поворачивающие весовые коэффициенты . Затем, также под воздействием последовательности тактовых импульсов от синхронизатора 7, эти результаты поступают на входы  чеек 6.2 6 .Р пам ти.второй группы линий задержки , где происходит обратна , по сравнению с первой группой линий задержки, перестановка полученных дискретных отсчетов. В дальнейшем полученные промежуточные результаты с выходов  чеек 6.2-6.h второй группы линий задержки поступают .на входы многовходового коммутатора следующего блока анализатора спектра или на выход устройства (. если данный блок последний ) и описанный выше процесс повтор етс  г раз до окончательного получени  искомого

массива частотных отсчетов выполнени  процедуры БПФ.

Введение в анализатор спектра резистивных матриц вычислени  частных дискретных преобразований Фурье с посто нными дл  каждого блока, весовыми коэффициентами существенно повышает быстродействие параллельного ансшизатора спектра, поскольку 0 вместо традиционных цифровых матричных перемножителей, требующих притнени  пор дка 120 интегральных схем и реализующих одно умножение за врем  примерно 150 не., используютс  резисторные матрицы, в кото . рых частные ДПФ выполн ютс  за единицы наносекунд (параллельно по модулю г ). Стоимость резисторных матриц примерно в 10-15 раз ниже стои0 ;мости одного матричного перемножитёл ..

Claims (1)

1. АНАЛИЗАТОР СПЕКТРА, содержащий η последовательно включенных идентичных блоков измерения, 'каждый из которых состоит из многовходового коммутатора, выходы которого за исключением последнего,. подключены к ячейкам памяти первой группы линий задержки, группы цифроаналоговых перемножителей, вторые .входа которых подключены к выходам .·постоянных запоминающих элементов, а выхода упомянутых Перемножителей, за исключением первого, через ячейки памяти второй группы линий задержки соединены с входами следующего блока измерения, а также синхронизатор, связанный с управляющими входами коммутатора, ячеек ;памяти обеих групп линий задержки, постоянных запоминающих элементов, отличающийся тем, что, с целью повышения быстродействия анализатора, в каждый блок измерения введена резисторная матрица с постоянными и одинаковыми для каждого блока коэффициентами,включенная между выходами ячеек памяти первой группы линий задержки и информационными входами Цифроаналоговых перемножителей, при этом последний выход второго многовходового £ коммутатора подключен к соответствую· щему,входу резисторной’матрицы, а выход первого цифроаналогового перемножителя связан с соответствующим входом следующего блока измерения.

   SU _n„ 1033978 ·->