SU1021007A2 - Discrete phasing device - Google Patents
Discrete phasing device Download PDFInfo
- Publication number
- SU1021007A2 SU1021007A2 SU823401287A SU3401287A SU1021007A2 SU 1021007 A2 SU1021007 A2 SU 1021007A2 SU 823401287 A SU823401287 A SU 823401287A SU 3401287 A SU3401287 A SU 3401287A SU 1021007 A2 SU1021007 A2 SU 1021007A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- signal
- elements
- input
- generator
- Prior art date
Links
Landscapes
- Radar Systems Or Details Thereof (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
Изобретение относитс к авт Ьматике и радиоэлектронике и Может использоватьс в высокоскоростной аппаратуре, передачи данных. По основному авт. св. № 8O311S известно устройство дискретного фазировани , содержащее последовательно соединенные генератор,. фазовый дискриминатор и блок управлени , выход-которого подключен к входу генератора, при этом блок управлени вьшолнен в виде двух элемен-згов И, реверсивного счетчика, двух элементов И-НЕ и преобразоватеп код-аналог, причем выход первого и второго элементов И через реверсивный счетчик подключены соответственно к входам первого и второго элементов , выходы которьтх соответственно подключень к входам первого и второго эле ментов И, а входы первого элемента ИНЕ соединимы с входами преобразовател код-аналог при этом другие входы Элементов И и выход преобразовател коданалог вл ютс соответственно входами и выходом блока управлени С- 7 Однако известное устройство имеегг низкую помехоустойчивость. Цель изофетешш -ij повышение помехо устойчивости путем исключени ложной подстройки частоты генератора. Указанна цепь достигаетс тем, что устройство дискретного фазировани , содержащее последовательно соединенные генератор, фазовый дискриминатор и блок управлени , выход которого подключен к входу генератора, при этом блок управле ни выполнен в ввде двух элемйггов И, реверсивного счетчика, двух элементов И НЕ и преобразоватеп код-аналог, причем выход первого и второго эпемектов И через реверсивньА счетчик подключены соответственно к входам первого и втор го элементов ИЛ1Е, выходы которых соответственно подключеш к входам первого и второго алиментов И, а входы первого элемента И-НЕ соединены с входами преобразовател код-аналог, прн этом другие входы элемедтов И и выход преобразовател код-аналог вл ютс соответственно входами и выходом блока управлени , введены последовательно сое диненные блок задержки, инвертор, алемеит И-НЕ и дополнительный фазовый дискриминатор, а также два элемента ИЛИ t к первым входам которых подключе ны выходы фазового дискриминатора, к вторым входам элементов ИЛИ подключе ны выходы дополнительного фазового дис риминатора, к второму входу которого подключен выход генератора, а выходы элементов ИЛИ подключены ко входам блока управлени , гфи этом вход блока задержки и второй вход элемента об-ьединены и вл ютс входом устройства. На фиг. I представлена структурна электрическа схема устройства} на фиг. 2 и 3 - временные диаграммы, по сн ющие его работу. Устройство дискретного фазировани содерншт фазовьй дискриминатор t, блок 2 управлени , вьшолненный из элементов ;. И 3 iH 4, реверсивного счетчика 5, элементов 6 и 7 преобразователь 8 код-аналог, генератор 9, блок Ю задержки , инвертор 11, элемент ИЛЕ 12, дополнительный фазовый дискриминатор 13, элем биты ИЛИ 14 и 15. Устройство работает следующим обраа л .... При передаче сигналов по каналам св зи часто имеют место искажени типа преобладаний, т. е. принимаемые посыпки искажены и рассто ние между границами ае кратны периоду следовани сигналов генератора (фиг. 2 а, 5). В случае, когда сигналы, поступивuoie с какала св зи, искажены (фиг. 2ff ) и наход тс вфааессигналамигевератора 9 {фиг. И ), может по витьс ложный сип-, нал, вывод щий систему из синхронизма (фиг. 2м), На Фиг. 2 01 показано - неискаженнь1й 1финимаемый сигна; : 5- искаженный принимаемый сигнал; в - сигнал генератор ра, сфазированный с принимаемым искаженным сигналом (фиг. 25); г - инверсжсый Сигнал генератора 9; Q - результат совпадени щжнимаемого искажй ного сигнала и инверсного; е - результат совпадени принимаемого искаженного сигнала и сигнала генератора, сфаанровакного с приш1маемь1м искаженным сигналом} ж - инверсный сигнал принимаемого искаженного сигнала; з - инверсный результат совпадени сигналов инверсного (фиг. 2 .) и сйгвала генератора, сфазированного с принимаемым искажен: - Ным сигналом, влметс сигналом установки триггеров в нуль; vt обработка первого тр гг а по сигналу, изображенному на фиг. 2 Э с учетом сигнала установки в нуль (фиг 2 з); к - результат обработки второго триггера по сигналу изображенному на фиг, 2 , с учетом сигнала установки в нуль (фиг. 2 ) j t - совпадешь сигналов, изображенных на фиг, 2 е и к ; н - результат совпадени сигналов, изофаженньйс на фиг. 2e;l( f л t сигнал в данном случае отсутствует . Как следует из диаграммы (фиг. 2 ), на одном из выходов фазовЬго : дискриминато ра искажешй .вьфобатываетс ложный сигнал 1ФЙГ. 2 w ). который через блок 2. управлени измен ет частоту генератора 9, вывод систему из синтфониз;Ма ,-. - .. - - - . : На первый вход кансдого из фазовых дискриминаторов I и 13 поступают искансенныё посылки (фиг 3 oi ), на второй вход каждого Двскр1г 1инат сфа - посылки от гвВ фатрра 9 (фщ;.3 5), Рассмотрим случай .когда система сфаз овава. При этом на один фазовый дйскришбштор 1 поступают посылки непосредственно; на вход дополнительного фазового дискрилшватора 13 посылки.задерживаютс (фиг, 3,В ) на величину, . равную длт-ельност следовани посылок генератора 9 Xфиг, 3: 6 ), инвертиру ют ,с (фиг. 3 t), далсее сошестно с незаудержанным сигналс у (фиг. 3 ь)( поступают через элемент И-НЕ 12 .(фиг. 5 Э ); на дополнительный .фаэовь дискриминатор 1:3, на .одном из выходов которого вырабатываетс ложный сигнал рассоглаЬо нй (фиг, 3 р ) . Этот выделенный сиг :Кал. по вл етс на {фот вополож ом выхо д0 по сравнению с выходом фазового диск р1{мшатора I. 10 0074 Сигналдббавлени (фиг. 2 м ) с первого выхода фазового дискриминатора 1 и сигнал вычитани (фиг. 3 Q ) с второго выхода дополвительаого фазового дискримйнатора 13 поступает через элементы ИЛИ 14и15наблрк 2у1фавлеш( ва элементы ИЗ и 4; на Bbjixoiiax к оТррых по в-, л югс одновременно с11Гналы добавлени и вычитани , поступающие на выходьт рёве|рсивного счетчика 5. В результате чего реверсивный Счетчик 5 .вахо нтс в ис хрдном состо нии щз образоватвль 3 коданалог своего состо ни не мен ет. Вьзде шие лонснргр сигнап( рассог а oEiaHBs иллюстрщзуетсв диагршлмами ( фиг, ). С поМощыю блок to эадврж. ки &&ртора 11, 9лем«1№а Й-НВ 1.2 до1шлн тель8( ч фазового дисКрнкогаатора 13 Moaimo (Зформ1фов4 гп|( сигввл, эах ёщакноий прох бжв1мш$ сигнала, по в1щшегос в результате краевых нскахсений на выходе фазового дискриминатора 1, Как вид но из диаграмм (фис 2 и 3), на двух фаaoBbix д скримшат19рах на разновменоых выходах одновременно йо вл ютс сигналы (один добавлею1Я|, другой вьтчитани ), запрешающве друг щ)уга В р езулЕЛгате чего генератор свою частоту не мвнает Такю о(зс1М вредлагаемое устройст во днсхретаого фе рс&ав обеспечивает выссжую помехоустойчивость искшочеНИИ ложной подстройки частоты.The invention relates to automatics and electronics and can be used in high-speed data transmission equipment. According to the main author. St. No. 8O311S, a discrete phasing device, comprising a generator connected in series, is known. a phase discriminator and a control unit, the output of which is connected to the generator input, wherein the control unit is executed in the form of two AND elements, a reversible counter, two AND-NOT elements and a code-analog converter, and the output of the first and second elements AND through a reverse the counter is connected respectively to the inputs of the first and second elements, the outputs of which are respectively connected to the inputs of the first and second elements I, and the inputs of the first INE element are connected to the inputs of the code-analog converter while the other inputs Eleme Tov and kodanalog and output transducers are respectively input and output control unit 7 C- However, the known device imeegg low immunity. The goal of izofethesh-ii is to increase the noise immunity by eliminating false generator frequency tuning. This circuit is achieved by the fact that a discrete phasing device containing a generator connected in series, a phase discriminator and a control unit, the output of which is connected to the generator input, while the control unit is made in the input of two elements and a reversible counter -analog, with the output of the first and second emekte And through a reversible counter connected respectively to the inputs of the first and second elements IL1E, the outputs of which are respectively connected to the inputs of the first and And, and the inputs of the first AND-NOT element are connected to the code-analogue converter inputs, and the other inputs of the ANDed element and the code-analogue converter output are respectively the inputs and output of the control unit; the sequential delayed unit, inverter, alemeite are inputted AND-NOT and the additional phase discriminator, as well as two elements OR t to the first inputs of which are connected the outputs of the phase discriminator, to the second inputs of the elements OR to the outputs of the additional phase discriminator, to the second input the output of the generator is connected, and the outputs of the elements OR are connected to the inputs of the control unit, whereby the input of the delay unit and the second input of the element are connected and are the input of the device. FIG. I shows the structural electrical circuit of the device} in FIG. 2 and 3 are time diagrams that show his work. The device of discrete phasing content the phase discriminator t, control unit 2, executed from the elements;. And 3 iH 4, reversible counter 5, elements 6 and 7, converter 8 code analog, generator 9, delay unit Yu, inverter 11, ILE element 12, additional phase discriminator 13, ale bits OR 14 and 15. The device works as follows .... When transmitting signals over communication channels, distortion of the predominance type often takes place, i.e., the received dressings are distorted and the distance between the boundaries ae is a multiple of the generator signal tracking period (Fig. 2 a, 5). In the case when the signals received from the communication channel are distorted (Fig. 2ff) and are found in the signal of the herald 9 {Fig. I), a false siph- and cash can appear, taking the system out of synchronicity (Fig. 2m). FIG. 2 01 shows - undistorted 1 signal to be received; : 5- distorted received signal; in - signal generator pa, phased with the received distorted signal (Fig. 25); d - inverse signal of generator 9; Q is the result of the coincidence of the distorted signal and the inverse; e is the result of the coincidence of the received distorted signal and the signal of the generator, which is transaxial with the incoming distorted signal} and the inverse signal of the received distorted signal; h is the inverse result of the coincidence of the signals of the inverse (Fig. 2.) and the generator's fuechfal, phased with the received distorted signal: - The low signal, the trigger signal, set to zero; vt processing of the first tr yy and the signal shown in FIG. 2 E, taking into account the signal set to zero (Fig 2 h); K is the result of processing the second trigger according to the signal shown in FIG. 2, taking into account the set signal to zero (FIG. 2) j t - the signals in FIG. 2 e and k coincide; n is the result of the coincidence of the signals, out of figs in FIG. 2e; l (f l t the signal is absent in this case. As follows from the diagram (Fig. 2), at one of the outputs of the phase discriminator, the distorted signal disappears from the false signal 1FIG. 2 w). which, via control unit 2., changes the frequency of the generator 9, the output of the system from the signal; Ma, -. - .. - - -. : The first input of Kansdog from phase discriminators I and 13 is received by the sending signals (Fig 3 oi), to the second input of each Dvsr1g 1inat sfa - the packages from gVV fatrr 9 (fng; 3 5), Consider the case when the system has phases ovava. At the same time on one phase dispatch 1 enter the package directly; to the input of the additional phase disc opener 13 of the parcel. are delayed (FIG. 3) in the value,. equal to the following sequence of the parcels of the generator 9 Xfig, 3: 6), is inverted, c (Fig. 3 t), in conjunction with unguarded signals (Fig. 3b) (received through the AND-HE element 12. (Fig. 5 E); on the additional .phys discriminator 1: 3, on one of the outputs of which a false signal is generated (Fig. 3 p). This selected sig: Cal. Appears on {photo output p 0 compared to output of the phase disc p1 {mshator I. The arbitrary phase discriminator 13 enters through the elements OR 14 and 15 of the bundle of 2Flashles (WA elements 4 and 4; at Bbjixoiiax to the end points in and out at the same time, with the 11 addition and subtraction signals arriving at the output of the root | In an intact state, the squared pattern 3 does not change the code of its state. Forward lsnrgrp signals (oEiaHBs is illustrated with diagrams (FIG. 1). With a help block. ki & Rhotor 11, 9 “1” Y-HB 1.2 up to 1 tl8 (phase of the 13 MoAimo disCrn of the phase signal (Zform1fov4 gp | h) As can be seen from the diagrams (fis 2 and 3), on two faaoBbix d skrimshat19rah on different outputs at the same time yo are signals (one adding 1J, another reading), letting each other y) ug In a result of which the generator doesn’t recognize its own frequency About (ASC1M detrimental device in dnshretfy feRs & av provides vysyuyu interference resistance iskshocheNII false locked loop.
ИИ .AI.
tfWvWeWMttfWvWeWMt
fMlfMl
Я ОI'm about
Juinma/tKfgJuinma / tKfg
fpfft Sfpfft s
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823401287A SU1021007A2 (en) | 1982-02-22 | 1982-02-22 | Discrete phasing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823401287A SU1021007A2 (en) | 1982-02-22 | 1982-02-22 | Discrete phasing device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU803115 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1021007A2 true SU1021007A2 (en) | 1983-05-30 |
Family
ID=20999001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823401287A SU1021007A2 (en) | 1982-02-22 | 1982-02-22 | Discrete phasing device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1021007A2 (en) |
-
1982
- 1982-02-22 SU SU823401287A patent/SU1021007A2/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US2982853A (en) | Anti-multipath receiving system | |
US3925732A (en) | Signal detecting device | |
US4559607A (en) | Arrangement to provide an accurate time-of-arrival indication for a plurality of received signals | |
SU1021007A2 (en) | Discrete phasing device | |
US4905218A (en) | Optical multiplex communication system | |
GB1243152A (en) | Improvements in or relating to interference detectors for data transmission systems | |
GB1321450A (en) | System for demodulating an amplitude-modulated telegraphic wave or waves | |
SU1012449A1 (en) | Device for reception of bio-pulse signal | |
SU995351A2 (en) | Discrete-address communication system | |
SU869074A1 (en) | Clock synchronization device | |
SU1058084A1 (en) | Deiodulator of phase-shift keyed signals | |
US1794878A (en) | Signaling | |
SU1050125A2 (en) | Bipulse signal receiving device | |
SU428523A1 (en) | PHASE DETECTOR | |
SU650089A1 (en) | Apparatus for transmitting and receving frequency information | |
SU970717A1 (en) | Clock synchronization device | |
SU782171A2 (en) | Bipulse signal receiving device | |
SU1387203A1 (en) | Digital signal driver | |
SU1615878A1 (en) | Radio-pulse or gate | |
SU477552A1 (en) | A device for receiving signals with frequency relative-phase manipulation | |
SU907853A1 (en) | Device for transmitting frequency-manipulated signals | |
RU2065254C1 (en) | Transceiver for half-duplex communication | |
RU1818702C (en) | Device for dividing a group signal | |
SU819984A1 (en) | Signal demodulator with double phase manipulation | |
SU1037429A1 (en) | Discrete-address communication system |