Изобретение относитс к передаче данных и может быть использовано .в аппаратуре синхронной передачи дан ных, в частности, при многоточечном подключении устройств передачи данных клинии св зи, например, в системе коллективного пользовани ЭВМ. Известно устройство дискретного Фазировани с переменный коррекционным эффектом, содержащее генератор, делитель частоты, к которому подключен формирователь коррекционного эффекта через логические блоки, В данном устройстве переменнкй коррекци .онный эффект достигаетс за счет использовани узлов добавлени и 1 скл чени импульсов в тактовой цепи генератора на входе делител , деиствуюадих в соответствии с сигналами, подаваег1ыми от формировател коррек ционного эффекта 13Недостатком устройства вл етс сложна техническа реализаци узлов добавлени и исключени импульсов. Наиболее близким по технической сущности к предлагаемому вл етс устройство дискретного фазирований, содержащее генератор cm-раз р дным управл емым делителем, к Выходам которого подключен дешифратор конечного состо ни , а к входамгл-- цепей с выходов преобразовател кода. Выход дешифратора подключен к входу, стробирующему выходные цепи преобразовател кода. По стробирующему сигналу дешифратор в момент корректировани фазы сигнала с выходов преобразовател кода устанавливает делитель в нужное положение: сдвиг вперед зад относительно фронтов принимаемой последовательности до совпадени фро |тов. К входам преобразовател кода подключено п цепей (п тп).характеризу кнцих беличину и знак рассогласовани фазы колебаний местного генератора и принимаемых, сигналов. Цепи подаютс от формировател коррекционного эффекта ,а вход которого подключен выход узла выделени фронтов 2. Недостаток устройства состоит в том, что оно не обеспечивает защиты от случайного расфазировани из-за воздействи случайных помех, искажающих , фронты сигналов, что снижает точ ность фазировани . Цель изобретени - повышение точности фазировани при воздействии сл чайных помех, искажающих фронты сигналов . Дл достижени поставленной цели устройство дискретного фазировани , содержащее задающий генератор, вь1ход которого подключен к входам дешифратора через делитель частоты, а такж реверсивный счетчик и элементы И, введены элемент 2-И-ИЛИ и триггеры, 1при этом вУходы задагацего генератора 1и дешифратора через элемент 2-И-ИЛИ подключены к первым входам первого и второго элементов И, выходы которыЯ подключены соответственно к вычйтай-г щему и суммирующему входам реверсивного счетчика, выходы разр дов.котог рого подключены к установочным входам делител частоты, пр мой и инверсный выходы старшего разр да которого подключены соответственно к установочным входам первого и второго триггеров, инверсные выходы которых подключены к второму и третьему входам первого элемента И, пр мой выход второго триггера подключен ко второму входу второго элемента И, а инверсный выход первого триггера через, третий элемент И подключен к входу сброс реверсивного, счетчика, который объе- . динен с выходом дешифратора и с соответствующими входами первого и триггеров, с тробирующие входы кЬторых и другой вход третьего элемента И объединены между собой и подключены к выходу формировател фронта сигнала.. На фиг. 1 представлена структурна . электрическа схема устройства диск- i ретного фазировани ; на фиг. 2 временные диаграммы, по сн к цие работу устройства. Устройство содержит задак ций генератор 1, делитель2 частоты дешифратор 3 и формирователь 4 корректирующей комбинации, состо щий из реверсивного счетчика 5, элементов И б, 7 и 8, элемента 2-И-ИЛИ 9, триггеров 10 и 11 и формирователь 12 фронта сигнала. Такты задающего генератора 1 (фиг. 2 aj поступают на делитель частоты 2 и одновременно через элемент 2-И-ИЛИ 9 на входы элементов И б и 7. В исходном состо нии инверсный сигнал с выхода триггера 10 разрешает прохождение тактов через,элемент И б на вычитающий вход реверсивного счетчика 5. В момент времени, соответству1«йий завершению периода работы делител .2 частоты, срабатывает дешифратор 3,/ сигнал с выхода которого (фиг. 2 в, е, и, м) разрешает установку делител 2 частоты по т входам- в положе ние , соответствующее сигналам, подаваемым с реверсивного счетчика-5. После этого сигнал с выхода дешифратора 3 устанавливает в исходнресосто ние триггеры 10 и 11 и реверсивный счетчик 5. После полной синфазности делитель 2 частоты и реверсивный счетчик 5 продвигаютс синфазно и в моменты переписи состо ние делите.л 2 частоты не измен ютс . Рассмотрим режиг.1ы корректировани опережени и отставани . На фиг. 26, г и ж за опережение задающего генератора прин то поадание фронта принимаемого сигнала в первую половину периода работь делител 2 частоты (сигнал на выходе старшего разр да делител равен нулю),а за отставание - попадание этого фронта во вторую половину пеРИОД9 работы .делител : 2 частоты (сигнал на выходе старшего разр да делител равен единице)t В случае опережени реверсивный счетчик 5 так же продвигаетс в обратном направлении тактами с элемента И 6, но лишь до момента вы влени фронта сиг ;нала. Фрсэнт сигнала, поступающий с формировател 12 фронта сигнала, стррбирует единичный. CHiHan (инверси нулевого сигнала с выхода старшего разр да делител 2 частоты) на входе триггера 10, который устанавливаетс в единичное состо ние, блокиру элемент И 6 (фиг, 2д) . Реверсивный счетчик 5 фиксирует состо ние , соответствующее опережению, которое выражаетс двоичным числом Р большим, чем полпериода делител .. В момент срабатывани дешифратора 3 это состо ние заносйт .с в делитель 2 частоты, после чего триггеры 10 и 11 и реверсивный счетчик сбрасываютс . Теперь такты генератора 1 должны сначала довести делитель 2 частоты до состо ни 2, чт компенсирует опережение, а затем отсчитать новый период работы. В случае отставани фронт сигнала попадакиций во вторую половину периода , совпадает с единичным сигналом на входе триггера 11, устанавлива его в единичное состо ние, элемент И 6 при этом блокируетс и разблокируетс элемент И 7. Сигнал с элемента И 8 сбрасывает реверсивный счет;чик 5, который до вы влени фронта сигнала продвигалс в обратном направлении . Элемент Н 7 начинает выда ивать такты в пр мом направлении на .счетный вход реверсивного счетчика (фиг. 2 з). В момент сброса от дешиф ратора 3 в делитель 2 частоты будех записано число Р, меньшее чем полпе риода работы делител частоты 2 Р., что сокращает следующий период работы делител 2 частоты, на соответствующую величину, компенсиру таким образом отставание, г В случае приема посылок с искг1Жейи ми типа преобладаний (фиг. 2 к) выдел ютс оба фронта, как в первой так и во второй половинах периода. При этом в первой половине периода диничное состо ние устаНавл1Ч5 тс триггер 10, а на реверсивном v ч5тчике 5 фикcиps тc определенна., велиина опережени . Во второй половине периода устанавливаетс в единичное оложение триггер 11, элемент И 8 в этом случае не срабатывает и элемент И 7 начинает отсчитывать отставание. Если преобладани симметричны, такты с элемента И 7 к моменту опроса компенсируют такты с элемента И б и состо ние делител 2 частоты не корректируетс . В случае несимметричных преобладаний корректировка производитс в соответствии с предыдущим описанием в зависимости от того,-опережение или отставание фиксирует реверсивный счетчик, как результат сложени двух тактовых последовательностей с элементов И б и 7 (фиг. 2л), После вхождени в синфазность устройство переходит в режим подстройки синфазности, когда уже не требуетс подстраивать делитель частоты под каждый фронт поступающего сигнсша. При этом на элемент 2-И-ИЛИ 9 поступа ет сигнал управлени , блокирующий прохождение тактов от задак цего генератора 1 п разрешающий подачу сигнала с выхода дешифратора 3. В этом случае весь механизм корректировани фазы сохран етс , но при расфазировании в каждом периоде реверсивный счетчик,5 сдвигаетс в пр мом или обратном направлении лишь на один шаг, что соот ветствует реж11му постройки устройства. Предлагаетлое устройс:5во может использоватьс в сет х синхронной передачи данных, в особенности там, где не требуетс высока скорость вхождени в синхронизм, например-на многоточечных сет х передачи данных, где из-за большого числа абонентов требуетс минимально сократить вспомогательные операции. Испытани показали, что в услови х отсутстви помех или при единичных помехах устройство обеспечивает |вхожденйе в синфазность уже со вто- : рого, третьего фронта принимаемого сигнала, а по отставшимс фронтам обеспечиваетс проверка правильности фазировани . Использование изобретени по волит сократить объем устройства и повысить надежность его функционировани .The invention relates to the transmission of data and can be used in the equipment for synchronous data transmission, in particular, in the case of multipoint connection of data transmission devices of a communication center, for example, in a computer shared system. A discrete phasing device with a variable correction effect is known, containing a generator, a frequency divider to which the correction effect shaper via logic blocks is connected. In this device variable correction is achieved, the use of addition nodes and 1 pulse coupling in the clock circuit of the generator at the input the divider acting in accordance with the signals supplied from the formaker of the correction effect 13 The disadvantage of the device is a complex technical implementation Aci nodes of addition and exclusion of pulses. The closest in technical essence to the present invention is a discrete phasing device containing a cm-oscillator of a regular controlled divider, to the Outputs of which the final state decoder is connected, and to the inputs of the circuits from the outputs of the code converter. The output of the decoder is connected to the input gating the output circuits of the code converter. At the time of correcting the phase of the signal from the outputs of the code converter, the decoding signal is set to the desired position by the strobe signal: shift backwards relative to the edges of the received sequence until the frame coincides. To the inputs of the code converter are connected n circuits (p tn). Characterizing the value of squirrel and the sign of the mismatch of the oscillation phase of the local generator and the received signals. Circuits are supplied from the correction effect generator, and the input of which is connected to the output of the edge-separation unit 2. The disadvantage of the device is that it does not provide protection against accidental dephasing due to the effect of random noise that distorts the signal edges, which reduces the phasing accuracy. The purpose of the invention is to improve the phasing accuracy when exposed to random noise that distorts signal fronts. To achieve this goal, a discrete phasing device containing a master oscillator, whose input is connected to the inputs of the decoder via a frequency divider, as well as a reversible counter and AND elements, introduced element 2-AND-OR and triggers, 1 while decoding generator 1 and decoder through element 2 - AND-OR are connected to the first inputs of the first and second elements AND, the outputs of which are connected respectively to the readout and summing inputs of the reversible counter, the discharge outputs of this type are connected to the installation inputs AM frequency divider, the forward and inverse outputs of the highest bit of which are connected respectively to the setup inputs of the first and second triggers, the inverse outputs of which are connected to the second and third inputs of the first And element, the forward output of the second Trigger, and the inverse output of the first trigger through, the third element I is connected to the input reset of the reversible counter, which is dinene with the output of the decoder and with the corresponding inputs of the first and flip-flops, with clock inputs k and the other input of the third element And are interconnected and connected to the output of the front of the signal. In FIG. 1 is represented structurally. electrical circuit of the disk phasing device; in fig. 2 timing diagrams, per device operation. The device contains a generator 1, a frequency divider 2, a decoder 3, and a shaper 4 of the corrective combination, consisting of a reversible counter 5, elements AND b, 7 and 8, element 2-AND-9, triggers 10 and 11, and shaper 12 of the signal front. The clocks of the master oscillator 1 (Fig. 2 aj arrive at the frequency divider 2 and simultaneously through the element 2-AND-OR 9 to the inputs of the elements Ib and 7. In the initial state, the inverse signal from the output of the trigger 10 allows the clock to pass through the element bb to the subtracting input of the reversing counter 5. At the moment of time, corresponding to 1 "the end of the period of operation of the frequency divider .2, the decoder 3 is triggered, / the signal from the output of which (Fig. 2, e, u, m) allows the divider to be set to 2 frequencies in m inputs - to the position corresponding to the signals supplied from the reversing counter 5. After that, the signal from the output of the decoder 3 sets to the initial condition the triggers 10 and 11 and the reversible counter 5. After complete synphase, the divider 2 frequencies and the reversible counter 5 move in phase and, at the time of the census, the state of the dividers 2 frequencies does not change Consider the forward and backward correction, and in Fig. 26, g and the lead generator advance, the front of the received signal is received in the first half of the period of the splitter 2 frequency (the signal at the output of the higher bit of the splitter to zero), and behind the delay is hit of this front in the second half of the PERIOD9 operation of the separator: 2 frequencies (the signal at the output of the higher bit of the divider is one) t In the case of an advance, the reversing counter 5 also moves in the opposite direction with clocks from element 6 , but only until the appearance of the front of the signal; The signal edge coming from the driver 12 of the front of the signal, strbiruet unit. CHiHan (inversion of the zero signal from the output of the higher bit of the splitter frequency 2) at the input of the trigger 10, which is set to one, blocks AND 6 (Figure 2d). The up / down counter 5 records the state corresponding to the advance, which is expressed by a binary number P greater than the half period of the divider. At the time the decoder 3 is triggered, this state is reset to the 2 frequency divider, after which the triggers 10 and 11 and the reversible counter are reset. Now, the clock of oscillator 1 must first bring the divider 2 frequency to state 2, which compensates the advance, and then count the new period of work. In the case of lagging, the front of the signal for the second half of the period coincides with a single signal at the input of the trigger 11, sets it to the single state, the AND 6 element locks and unlocks the AND 7 element. The signal from the AND 8 element resets the reversing account; which, prior to the detection of the signal front, is advanced in the opposite direction. Element H 7 begins to issue clock steps in the forward direction to the counting input of the reversible counter (Fig. 2 h). At the moment of reset from the decoder 3, the divider 2 of the frequency will be recorded with a number P less than the half period of the divider frequency 2 P. That reduces the next period of operation of the divider 2 frequencies, by an appropriate amount, thus compensating for the lag, in the case of receiving parcels With iskigami type of predominance (Fig. 2k), both fronts stand out, both in the first half and in the second half of the period. At the same time, in the first half of the period, the single state of the installer was 1 trigger trigger 10, and on the reverse v clock the detector has 5 fixes defined, the magnitude of the advance. In the second half of the period, trigger 11 is set to one, the element AND 8 in this case does not work and the element 7 begins to count the lag. If the prevalence is symmetric, the clocks from the AND 7 element at the time of the survey compensate for the clocks from the ANDB element and the state of the divider 2 frequency is not corrected. In the case of asymmetrical prevalences, the adjustment is made in accordance with the previous description, depending on whether the reversible counter fixes a lag or lag, as a result of adding two clock sequences with elements I and B (7) (Fig. 2n). synchronization adjustments, when it is no longer necessary to adjust the frequency divider for each front of the incoming signal. In this case, the 2-AND-OR 9 element receives a control signal blocking the passage of clock from the generator 1 n allowing the supply of a signal from the output of the decoder 3. In this case, the entire phase correction mechanism is retained, but if the phase is unphased, in each period a reversible counter , 5 is shifted in the forward or backward direction only by one step, which corresponds to the mode of construction of the device. The proposed device: 5Qo can be used in networks of synchronous data transmission, especially where high rate of synchronization is not required, for example, on multipoint data networks, where due to the large number of subscribers it is required to minimize the auxiliary operations. Tests have shown that, in the absence of interference, or with single interference, the device ensures that the phase is already on the second, third front of the received signal, and the backing edges provide a check for correct phasing. The use of the invention will reduce the volume of the device and increase the reliability of its operation.