SU1015411A1

SU1015411A1 - Device for reducing information redundancy

Info

Publication number: SU1015411A1
Application number: SU803216327A
Authority: SU
Inventors: Акиф Гусейн-Оглы Мамедов; Александр Савельевич Лакерник; Владимир Яковлевич Зенин; Валерьян Семенович Давейнис
Original assignee: Институт Технической Кибернетики Ан Бсср
Priority date: 1980-12-11
Filing date: 1980-12-11
Publication date: 1983-04-30

Abstract

1. УСТРОЙСТВО ДЛЯ СОКРАЩЕНИЯ ИЗБЫТОЧНОСТИ ИНФОРМАЦИИ, содержащее первый элемент И, первый вход которо го соединен с информационной шиной, регистры, первые входы первого.и второго регистров объединены и соединены с выходом первого элемента И, первый вход третьего регистра соедииен с первым входом первого элемента и, ключ, выход которого соединен с выходной шиной устройства,второй элемент И, выход которого соединен с первым входом ключа, регистр сдвига , выход которого соединен с первым входом ключа, триггер, нулевой выход которого соединен с объединенными вторыми входами первого элемента И и регистра сдвига, два блока вычитани , первне входы которых объединены с вторым входом ключа и соединены с выходом первого регистра, второй вход первого блока-вычитани объединен с вторым входом первого регистра и Joeдинен с выходом второго регистра, а второй вход второго блока вычитани Объединен с вторым входом второго регистра и соединен с выходом третьего регистра, третий элемент И, арифметические блоки, первые управл ющие входы которых объединены и соединены с выходом третьего элемента И, вход первого арифметического блока соединен с первым выходом первого блока вычитани , а вход второго арифметического блока соединен с первым выходом второго блока вычитани , блок сравнени , входы которого соединены соответственно с выxoдa lи первого и второго арифметических блоков, блок анализа,первый и второй входы которого соединены с первым и вторым входами первого блока вычитани , третий и четвертый - с первым и вторым входами второго блока вычитани , п тый и шестой - с первым и вторым выходами блока сравнени , седьмой - с входной ШИНОЙ устройства, первый .выхЬд блока анализа соединен с вторым входом третьего, элемента И, второй - с вторым входом второго элемента И, третий и четвертый - с соответствующими третьими входами первого и вто1ел рого регистров, блок синхронизации, входами которого вл ютс две ин.форF - мационные шины, одна з которых объе динена с R -входом триггера первый выход блока синхронизации соединен с объединенным синхронизирующим S-входом триггера и с входами блоков вычитани , второй выход соединен с первым входом третьего элемента. И, третий выход соединен с входом блока сравнени , отличающеес , тем, что, с целью повышени точности ел и упрощени устройства, в него введены второй и третий блоки сравнени 4ik и четвертый элемент И, входы которого подключены к выходам второго итретьего блоков сравнени , выход соединен с объединенными вторыми управл ющими входами первого и второго арифметических блоков, первые входы второго и третьего блоков сравнени соединены с соответствующими первыми выходами первого и второго блоков вычитани , управл ющие входы второго и третьего блоков сравнени объединены и соединены с четвертым выходом блока синхронизации. 2. Устройство по п.1, о т л и ч аю щ е е с тем, что блок анализа1. A DEVICE FOR REDUCING THE EXCESSNESS OF INFORMATION, containing the first AND element, the first input of which is connected to the information bus, the registers, the first inputs of the first and second registers are combined and connected to the output of the first element AND, the first input of the third register is connected to the first input of the first element and, the key, the output of which is connected to the output bus of the device, the second element I, the output of which is connected to the first input of the key, the shift register, the output of which is connected to the first input of the key, a trigger, the zero output of which united with the combined second inputs of the first element And and the shift register, two subtraction units, the first inputs of which are combined with the second key input and connected to the output of the first register, the second input of the first subtraction unit combined with the second input of the first register and Joedin with the output of the second register, and the second input of the second subtraction unit is merged with the second input of the second register and connected to the output of the third register, the third element AND, the arithmetic units, the first control inputs of which are combined and connected to the output The third element I, the input of the first arithmetic unit is connected to the first output of the first subtraction unit, and the input of the second arithmetic unit is connected to the first output of the second subtraction unit, the comparison unit, the inputs of which are connected respectively to the output l and the first and second arithmetic blocks, the analysis unit, the first and The second inputs of which are connected to the first and second inputs of the first subtraction unit, the third and fourth - with the first and second inputs of the second subtraction unit, the fifth and sixth - with the first and second outputs of the unit compared the seventh is from the input BUS of the device, the first output of the analysis unit is connected to the second input of the third, element AND, the second to the second input of the second element AND, the third and fourth to the corresponding third inputs of the first and second registers, synchronization unit, inputs which consists of two information systems — mapping buses, one of which is combined with the R input of the trigger; the first output of the synchronization unit is connected to the combined S-input of the trigger and the inputs of the subtractors; the second output is connected to the first input of the third rd element. And, the third output is connected to the input of the comparison unit, characterized in that, in order to improve the accuracy of the device and simplify the device, the second and third comparison blocks 4ik and the fourth AND element, whose inputs are connected to the outputs of the second and third comparison blocks, are entered into it connected to the combined second control inputs of the first and second arithmetic blocks, the first inputs of the second and third comparison blocks are connected to the corresponding first outputs of the first and second subtraction blocks, the control inputs of the second and the third comparison block is combined and connected to the fourth output of the sync block. 2. The device according to claim 1, that is, and that the analysis unit

Description

выполнен на дешифраторе, элементах ИЛИ, элементах задержки, первый, второй , третий и четвертый входы дешифратора вл ютс первым, вторым, третьим и четвертым входами блока анализ а, нуле вой выход дешифратора вл етс первым выходом блока анализа, с первого по четвертый, с шестого по дей тый, одиннадцатый и двенадцатый выходы дешифратора соединены с первого по дес тый входами первого элемента ИЛИ, одиннадцатый и двенадцатый входы элемента ИЛИ вл ютс п тым и седьмым входами блока анализа, выход первого элемента ИЛИ объединен с входом первого элемента задержки и вл етс вторым выходом блока анализа выход первого элемента задержки соединен с первым входом второго элемета ИЛИ и вл етс третьим выходом блока анализа, второй вход второго элемента ИЛИ вл етс шестым входом блока анализа, другие входы второго элемента ИЛИ соединены с п тым, дес тым , тринадцатым, четырнадцатым и п тнадцатым выходами дешифратора, выход второго элемента ИЛИ соединен с входом второго элемента задержки, выход которого вл етс четвертым выходом блока анализа.performed on the decoder, the OR elements, the delay elements, the first, second, third and fourth inputs of the decoder are the first, second, third and fourth inputs of the analysis block a, the zero output of the decoder is the first output of the analysis block, from the first to the fourth, The sixth to eleventh and twelfth outputs of the decoder are connected from the first to the tenth inputs of the first element OR, the eleventh and twelfth inputs of the OR element are the fifth and seventh inputs of the analysis unit, the output of the first element OR is combined with the input the first delay element and is the second output of the analysis unit; the output of the first delay element is connected to the first input of the second element OR; and is the third output of the analysis unit; the second input of the second OR element is the sixth input of the analysis unit; the other inputs of the second OR element are connected to the fifth , the tenth, thirteenth, fourteenth, and fifteenth outputs of the decoder, the output of the second OR element is connected to the input of the second delay element, the output of which is the fourth output of the analysis unit.

Изобретение относитс к приему, передаче и обработке информации и может быть использовано в различных отрасл х промышленности, где требуетс обрабатывать большие информационные массивы.. Известно устройство дл сокрашени избыточности информации, содержащее регистр текущей выборки, выход которого соединен с входом ре1истра пам ти выборок, первым входом блока вычитани и через второй арифметически блок с первым арифметическим блоком, выход регистра пам ти соединен с вторым входом блока вычитани и первым входом электронного ключа, выход блока вычитани соединен через дешифратор и первый арифметический бло с вторым арифметическим блоком и выходным арифметическим блоком, выход которого подключен к второму входу электронного ключа, второму арифмети ческрму блоку, и к второму входу счет чика, первый вход которого соединен с входом устройства, а выход подключен к второму входу дешифратора ll. Недостатками данного устройства вл ютс сложность его аппаратурной реализации и низкое быстродействие. Наиболее близким к предлагаемому потехнической сущности вл етс устройство дл сокращени избыточнос ти информации,-содержащее первый элемент И, первый вход которого соединен с информационной шиной, регист ры, первые входы первого.и второго регистров,первые входы первого и второго регистров Объединены и соеди нены с выходом первого элемента И, первый вход третьего регистра соединен с первым входом первого элемента И, ключ, выход которого соединен с выходной шиной устройства, второй элемент И, выход которого соединен с первым входом ключа, регистр сдвига. выход которого соединен с первым входом ключа, триггер, нулевой выход которого соединен с объединенными вторыми входами первого элемента И и регистра-сдвига, два блока вычитани , первые объединенные входы которых объединены с вторым входом ключа и соединены с выходом первого регистра, второй вход первого блока вычитани объединен, с вторым входом первого регистра и соединен с выходом второго регистра, а второй вход второго блока вычитани объединен с вторым входом второго регистра и соединен с выходом третьего регистра, третий, элемент И, арифметические блоки, первые управл ющие входы которых объединена , и соединены с выходом третьего элемента Н, вход первого арифметического блока соединен с первым выходом первого блока вычитани , а вход второго арифметического блока соединён с первым выходом второго блока вычитани , блок сравнени , входы которого соединены соответственно с выходами первого и второго арифметических блоков, блоканализа, первый и второй входы которого соединены с первым и вторым входами первого блока вычитани , третий и четвертый - с первым и вторим входами второго блока вычитани , п тый и шестой - с первым и вторым выходами блока сравнени ,седь-. мой - с входной шиной устройства,первый выход блока анализа соединен с вторым входом TpieTbero элемента И, Второй -г с вторым входом второго элемента И, третий и четвертый - с срответствующими тpeтьи a входами первого и второго регистров, блок синхронизации, входами .которого вл ютс две информационные шины, одна из которых объединена С R -входом триггера , первый выход блока синхронизации соединен с объединенным синхрониэируртгпим ,S-входом триггера и с вхо дами блоков вычитани -, второй выход соединен с первым входом третьего элемента И, третий выход соединен с входом блока сравнени , причем блок анализа содержит ИЛИ, И, ИЛИ-НЕ, элементы задержки 2. Недостатками известного устройств вл ютс сложность аппаратурной реализации и недостаточна точность. Повышение точности обеспечиваетс меньшими требовани ми к длине разр д ной сетки в устройстве, что достигаетс сравнением либо тангенсов накло на передаваемой функции от О до 45, либо котангенсов от 45 до 90. Это позвол ет исключить необходимость оперировани с большими числами. Цель изобретени - повышение точности и упрощение устройства. Указанна цель достигаетс там, что в устройство дл сокращени избы точности информации, содержащее первый элемент И, первый вход которого соединен с информационной шиной, регистры , первые входы первого и второ го регистров объединены и соединены выходом первого элемента И, первый вход третьего регистра соединен с первым входом первого элемента И, ключ, выход которого соединен с выходной шиной устройства, второй элемент И, выход которого соединен с первым входом ключа, регистр сдвига, выход которого соединен с первым вхо дом ключа, триггер, нулевой выход которого соединен с объединенными вторыми входами первого элементаИ и регистра сдвига, два блока вычитани . первые входы которых объединены с .вторым входом ключа и соединены с выходом первого регистра, второй вхо первого -блока вычитани объединен с вторым входом первого регистра и сое динен с выходом второго регистра, а второй вход второго блока вычитани объединен с вторым входом второго регистра и соединен с выходом третье го регистра, третий элемент И, арифметические блоки, первые управл ющие входы которых объединены и соединены с выходом третьего элемента И, вход первого арифметического блока соединен с первым выходом первого блока вычитани , а вход второго арифметического , блока соединен с первым выхо дом второго блока вычитани , блок сравнени , входы которого соединены соответственно с выходами первого и второго арифметических блоков, блок анализа, первый и второй входы которого соединены с первым и вторым вхо дами первогогблока вычитани , третий и четвертый - с первым и вторым входами второго блока вычитани , п тый и шестой - с первым и вторым выхода ми блока сравнени , седьмой - с вход ной шиной устройства, первый выход блока анализа соединен с вторым входом третьего элемента И, второй - с вторым входом второго элемента И,третий и четвертый - с соответствующими . третьими входами первого и.второго ре ги ст ро в J бло к си нхро ни з ации, входами которого вл ютс две информационные шины,-одна из которых объединена с R -виодом триггера, первый выход блока синхронизации соединен с объединенным синхронизирующим S -входом триггера и-с входами блоков вычитани , второй выход соедин ен с первым входом третьего элемента И, третий выход соединен с входом блока сравнени , дополнительно введены второй и третий блоки сравнени и четвертый элемент И, входы которого подключены к выходам второго и третьего блоков сравнени , выход соединен с объединенными вторыми управл ющими входами первого и второго арифметических блоков, первые входы второго и третьего блоков сравнени соединены с соответствукедими первыми выходами первого и второго блоков вычитани , управл ющие входы второго и третьего блоков сравнени объединены и соединены с четвертым выходом блока синхронизации.. Причем блок анализа выполнен на дешифраторе, элементах ИЛИ, элементах задержки, первый, второй, третий и четвертый входы дешифратора вл ютс первым, вторым, третьим и четвертым входами блока анализа, нулевой выход дешифратора вл етс первым выходом блока анализа, с первого по четвер тый, с шестого по дев тый, одиннадцатый и двенадцатый выходы дешифратора, соединены с первого по дес тый входами первого элемента ИЛИ, одиннадцатый и двенадцатый входы элемента ИЛИ вл ютс п тым и седьмым входами блока анализа, выход первого элемента ИЛИ объединен с входом первого элемента задержки и вл етс вторымвыходом блока анализа, выход первого элемента задержки соединен с первым входом второго элемента ИЛИ и вл етс , третьим выходом блока анализа, второй вход второго элемента ИЛИ вл етс шестым входом блока анализа, другие входы второго элемента ИЛИ соединены с п тым, дес тым, тринадцатым,четырнадцатым и п тнадцатым выходами дешифратора, выход второго элемента ИЛИ соединен с входом второго элемента задержки, выход которого вл етс четвертым выходом блока анализа. На фиг.1 приведена функциональна схема предлагаемого устройства; на фиг.2 - схема блока анализа на фиг.З - крива дл по снени принципа сокращени избыточности. Устройство Сфиг.1) содержит регистры 1-3, регистр 4 сдвига, ключ 5, блоки 6 и 7 вычитани , арифметические блоки 8 и 9, блоки 10-12 сравнени , элементы И 13-16, триггер 17, блок 18синхронизации, блок 19 анализа, входные шины 20-23 и выходную шину 24 Блок 19 анализа (фиг.2 ) состоит из дешифратора 25, элементов ИЛИ 26 и. 27 и элегиентов 28 и 29 задержки. Выходы регистров-1 и 2 соединены первым и вторым входами блока б вычи тани , выходом соединенного с первым арифметическим блоком 8. Первый вход регистра 3 соединен с первым входом регистра 1 и через элемент И 13 с ин формационным входом 20 и входом регистра 2, второй вход регистра 3 сое динен с выходом регистра 2, а выход с вторым входом регистра 1 и с первы входом блока 7 вычитани , к второму входу которого подключен выход перво го регистра 1, одновременно через ключ 5 соединенный с выходной ши- . ной 24.., . Входы д , е f 1С и : блока 19 анали за, соединены с первым и вторым выходами блоков б к 7 вычитани , третьи выходы которых подключены к входам блоков 8 и 11 и блоков 9 и 10 соответственно . Первые управл ющие входи арифметических блоков 8 и 9 через элемент И 14 подключены к выходу Лл блока 19 анализа, а выходы - к входам блока.12 сравнени , выходы которого соединены с входами к и л блока 19.анализа. Нулевой выход триггера 17 соединен с вторым входом элемента И 13 и с информационным входом регистра 4 сдвига, выход которого со единен с первым входом элеманта И 15 подключенного к ключу 5. Выходы ц , 0и н блока 19 анализа соединены с управл ющими входами регистров 3 и 1и с вторым входом элемента И 15 со ответственно. Вход М блока 19 анализа и R -вход триггера 17 соединены соответственно с входными шинами 23 21. Входы блока 18 синхронизации сое динены с входными шинами 21 и 22.Пер вый выход блока 18 соединен с управл ющими входами регистров 4 и 2 и с Третьим входом элемента И 13, второй выход ( выход а ) - с управл к цими . входами блоков б и 7 вычитани и с 5-входом триггера 17,«третий выход (выход б) с управл к дими входами блоков 10 и 11 сравнени , выходы которых через элемент И 16 подключены вторым управл ющим входам арифметических блоков 8 и 9, четвертый выход .( выход ) - с вторым входом элемента И 14, п тый выход (выход г.} - с управл ющим входом блока 12 сравнени В блоке 19 анализа первый выход дешифратора 25 подключен к первому . входу элемента И 14, выходы дешифратора 25 с второго по п тый,с седьмого по дес тый, двенадцатый и тринадцатый через первый логический эле мент ИЛИ 26 подключены к второму вхо ду элемента И 15 и к входу элемента 28 задержки, выход которого подключен к первому входу второго элемента ИЛИ 27 и к управл ющему входу регистра 1, а шестой, одиннадцатый, четырнадцатый; п тнадцатый и шестнадцатый выходы дешифратора 25 через элемент ИЛИ 27 и элемент 29 задержки подключены к управл ющему входу регистра 3. Первый, второй, четвертый и восьмой адресные входы дешифратора 25 подключены соответственно к первым и вторым входам 6JioKOB 6 и 7 вычитани , .. Метод обработки информации, заложенный в предлагаемом устройстве,заключаетс в определении отношени дл каждой точки двухмерного информационного массива, сравнении этого отношени с соответствующим отношением дл предЕЛДущей точки с заданной точностью, т.е.. дл i -и трчки определ етс отношение сравниваетс с отношением .;;.,|/йУ.,-. , полученным дл (.1-)-й точки, где . .i.,--,-Vo, U ,-KI-,-XO,X;;. 3 Хо, VQ, Xi-, - координаты начальной f или информативной), Ci-f -и и -f -и точки соответственно. Иными словами в устройстве реализуетс с заданной точностью критерий выборки в соответствии с выражением Д. Min ДХГ При этом точность с или погрешность сравнени задаетс оператором длиной разр дной сетки сравниваемых отношений - M-L. . , Х. Дл уменьшени длинй разр дной сетки в устройстве сравнивают при AV S:&Xi,-AV.,-.f - лх,-. при Л .ДХ.;;Д:9 17 Х. AV4-1 Физический смысл указанного вь1ше состоит в том, что гфи сравнении тангенсов от О до 45(л:#/л) и котангенсов от 45 до 90(дх/л) операцию провод т нал числами от 0,00 до 1,00 включительно. Это. позвол ет исключить необходимость оперировать с большими числамии повысить точность устройства . Устранение избыточности вводимой двухмерной информации осуществл ют в. реальном масштабе времени в процессе анализа текущих координат. При этом вы вл ют пр молинейные участки кривой . Точки перехода из криволинейного участка в пр молинейный и наоборот считаютс характерными (или информативными7 точками данной кривой. В процессе такой обработки координа- ты характерных точек поступают на вы ход устройства дл ввода в ЭВМ, а координаты точек, имеющих на пр моли нейных участках вводимой кривой, на выход устройства не поступают ив ЭВМ не ввод тс . ,. . , Дд анализа формы вводимой кривой в устройстве определ ют элементарные приращени К9ррдинат ДХ и л каждой последующей точки относительно предыдущейхарактерной точки, .дп чего-координаты первой точки записывают в регистр. 1, второй - в регистр 3, третий - в ре.гистр 2. При этом на блок 6 вычитани поступают данные с регистров 1 и 2, а на блок 7 вычитани - с регист эов 1.И 3. В блоках б и 7 определ ютс разности АХ , , и Дх 2; соответственно/ Значение дХ и ДV поступают в арифметический блок 8 и на блок 11 сравнени , а значени дХ/2.и поступают-в аркфмётичёский блок 9 и, на блок 10 срав.ненй . Причем в зависимости от результатов сравнени в бло ках 10 и 11 на выходе арифметических блоков 8 и,9 получают t . - д-;;. при ,л)27ДV2: , при AN-, -7 , .7ЛХ2 Полученные частные вл ютс танreHca-NM (котангенсами) углов наклона элементарных отрезков пр мых или производными вводимой кривой. ., Сравнива между Собой значени . , ДХ-« лХ/g Ж, Жа д5Т «. ллгг но определить лежат точки на одной пр мой или нет. Сравнение производитс :В блоке 12. При неравенстве указанных значений даетс .разрешение на передачу координат точки в ЭВМ;. Одновременно в регистр 1 перезаписываютс координаты первой точки, а в регистр 3 - координаты второй точки. При ра . венстве даетс разрешение только на перезаписькоординат второй точки в регистр 3, при этом координаты первой точки стирают с .-В обоих случа х когординаты последующей точки записыва-. ютс в регистр 2.. При обнаружении пр молинейного участка координаты Кс1Ждой последуюи ей точки на этой пр мой сопоставл ютс с координатами начальной точки отрезка , чем достигаетс высока точность анализа и исключаетс смыибочное представление криволинейных, участков с брлыдим радиусом кривизны пр молиней ными.. При обнаружении криволинейного участка координаты каждой последующей точки на этой кривой сопоставл ютс с координатами каждой предыдущей точки и при выполнении услови нера-. венетва координаты- предыдущей точки передаютс в ЭВМ. При этом количество передавае№1Х точек на единицу длины участка кривой зависит от кривизны участка и-величины прин той погрешности ,. При обнаружении у.частка пр мой, параллельной оси координат , т.е. кoг да ДХ или ЛЯ равны нулю работа . арифметических блоков 8 и 9 аапрещаетс и в блоке 19 ан&лиза формируетс сигнал, аналогичный сигналу равенства блока 12 сравнени , который также разрешает только перезаписькоординат из регистра 2 в регистр 3, при этом координаты .в регистре 3 стирают с , т.е. устроист во работ ает ан алогично рассмотренному ранее при анализе пр молинейного участка, однако . без использовани арифметических блоков 8 и 9 и блока 12 сравнени . Устройство (фиг.1 работает следующим образом. Перед началом ввода по входной шине 21 на R-вход тригге1ра 17 ,и fla один из входов блока 18 синхронизации поступает сигнал установки. Триггер 17 фиксируетс в нулевом состо ний,причем сигнал с нулевого выхода триггера 17 поступает на элемент. И 13 и на информационный вход регистра 4 сдвига . Поступление координат каждой точки сопровождаетс сигналом ввода, который по входной ЛИне 22 поступает на второй вход блока 18 синхронизации . При этом на выходах блока 18 . синхронизации поо1ередно формируютс управл ющие тактовые импульсы, которые обеспечивают синхронную работу устройства. Одновременно с сигналом ввода по входной шине 20 .на входы элемента И 1.3 и регистра 2 из устройства съема данных (не показано) по- сту.пают координаты X и V начальной точки А в цифровом Параллельном йодеСигнал с выхода блока 18 синхронизации разрааает запись координат х и у в регистры 1 и 3 (через элементИ Гф и в регистр 2. Этим же сигналом производитс запись в первый разр д регистра 4 сдвига 1. Регистры 1-3 построены таким образом , что при записи новой информации предыдуща стираетс Qнапример, на -триггерах. Далее, при поступлении с выхода блока 18 синхронизации, сиг- налай наS -вход триггера 17 последний устанавливаетс в единичное состо ние и блокирует поступление координат X и в регистры 1 и 3 через элемент И 13, а также прекращает поступление единичного сигнала на информационный вход регистра 4 сдвига. Одновременно сигнал с выхода блокаThe invention relates to receiving, transmitting and processing information and can be used in various industries where large information arrays are required to be processed. A device for reducing information redundancy is known, which contains the current sample register, the output of which is connected to the sample register register, first the input of the subtraction unit and through the second arithmetically the unit with the first arithmetic unit, the output of the memory register is connected to the second input of the subtraction unit and the first input of the electronic key, in the course of the subtraction unit is connected via a decoder and the first arithmetic unit with the second arithmetic unit and the output arithmetic unit whose output is connected to the second input of the electronic key, the second arithmetic unit, and the second input of the counter, the first input of which is connected to the input of the device, and the output connected to the second input of the decoder ll. The disadvantages of this device are the complexity of its hardware implementation and low speed. The closest to the proposed technical entity is a device for reducing information redundancy, -containing the first element And, the first input of which is connected to the information bus, registers, the first inputs of the first and second registers, the first inputs of the first and second registers Combined and connected with the output of the first element And the first input of the third register is connected to the first input of the first element And, the key whose output is connected to the output bus of the device, the second element And whose output is connected to the first input to yucha, a shift register. the output of which is connected to the first key input, the trigger, the zero output of which is connected to the combined second inputs of the first element and the shift register, two subtractors, the first combined inputs of which are combined with the second key input and connected to the output of the first register, the second input of the first block subtracting is combined with the second input of the first register and connected to the output of the second register, and the second input of the second subtraction unit is combined with the second input of the second register and connected to the output of the third register, the third, element t I, arithmetic units, the first control inputs of which are combined, and connected to the output of the third element H, the input of the first arithmetic unit connected to the first output of the first subtraction unit, and the input of the second arithmetic unit connected to the first output of the second subtraction unit, comparison unit, inputs which are connected respectively to the outputs of the first and second arithmetic units, block analysis, the first and second inputs of which are connected to the first and second inputs of the first subtraction unit, the third and fourth - with the first and second m inputs of the second subtractor, fifth and sixth - the first and second outputs of the comparison unit, seventh. mine is with the input bus of the device, the first output of the analysis unit is connected to the second input TpieTbero of the element I, the second is the second output of the second element I, the third and fourth are connected to the third and the inputs of the first and second registers, the synchronization block whose inputs are There are two information buses, one of which is combined with the R-input of the trigger, the first output of the synchronization unit is connected to the combined synchronization, the S-input of the trigger and the inputs of the subtraction units, the second output is connected to the first input of the third And element, the third the output is connected to the input of the comparison unit, and the analysis unit contains OR, AND, OR NOT, delay elements 2. The disadvantages of the known devices are the complexity of the hardware implementation and the lack of accuracy. Increased accuracy is provided by lower requirements to the length of the discharge grid in the device, which is achieved by comparing either the tangents to the transferred function from 0 to 45 or the cotangents from 45 to 90. This eliminates the need to operate with large numbers. The purpose of the invention is to improve the accuracy and simplify the device. This goal is achieved there that, in order to reduce the redundancy of information containing the first And element, the first input of which is connected to the information bus, the registers, the first inputs of the first and second registers are combined and connected by the output of the first And element, the first input of the third register is connected to the first input of the first element is And, the key whose output is connected to the output bus of the device, the second element And whose output is connected to the first input of the key, the shift register, the output of which is connected to the first input of the key, trig the hero, the zero output of which is connected to the combined second inputs of the first element and the shift register, two subtraction units. the first inputs of which are combined with the second input of the key and connected to the output of the first register, the second input of the first чит subtraction unit is combined with the second input of the first register and connected to the output of the second register, and the second input of the second subtraction unit is combined with the second input of the second register with the output of the third register, the third element And, the arithmetic blocks, the first control inputs of which are combined and connected to the output of the third element And, the input of the first arithmetic unit is connected to the first output of the first block and the second arithmetic input unit is connected to the first output of the second subtraction unit, the comparison unit, the inputs of which are connected respectively to the outputs of the first and second arithmetic blocks, the analysis unit, the first and second inputs of which are connected to the first and second inputs of the first subtraction unit, the third and fourth - with the first and second inputs of the second subtraction unit, the fifth and sixth - with the first and second outputs of the comparison unit, the seventh - with the input bus of the device, the first output of the analysis unit is connected to the second input of the third element And, the second - with the second input of the second element And, the third and fourth - with the corresponding. the third inputs of the first and the second regimen of St in J block to the control panel, the inputs of which are two information buses, one of which is combined with the R-trigger signal, the first output of the synchronization unit is connected to the combined synchronization S -input the trigger and the inputs of the subtraction blocks, the second output is connected to the first input of the third element I, the third output is connected to the input of the comparison block, the second and third comparison blocks and the fourth AND element are additionally entered, the inputs of which are connected to the outputs of the second and third blocks comparison, the output is connected to the combined second control inputs of the first and second arithmetic blocks, the first inputs of the second and third comparison blocks are connected to the corresponding first outputs of the first and second subtraction blocks, the control inputs of the second and third comparison blocks are combined and connected to the fourth output of the synchronization block Moreover, the analysis block is executed on the decoder, the OR elements, the delay elements, the first, second, third and fourth inputs of the decoder are the first, second, third and fourth m inputs of the analysis block, the zero output of the decoder is the first output of the analysis block, from the first to the fourth, sixth to the ninth, eleventh and twelfth outputs of the decoder, connected from the first to the tenth inputs of the first OR element, the eleventh and twelfth inputs of the OR element are the fifth and seventh inputs of the analysis unit, the output of the first element OR is combined with the input of the first delay element and is the second output of the analysis unit, the output of the first delay element is connected to the first input of the second OR element and is , the third output of the analysis unit, the second input of the second OR element is the sixth input of the analysis unit, the other inputs of the second OR element are connected to the fifth, tenth, thirteenth, fourteenth and fifteenth outputs of the decoder, the output of the second OR element whose output is the fourth output of the analysis block. Figure 1 shows the functional diagram of the device; 2 is a diagram of the analysis block of FIG. 3 — a curve for explaining the principle of redundancy reduction. Device 1) contains registers 1-3, shift register 4, key 5, subtraction blocks 6 and 7, arithmetic blocks 8 and 9, blocks 10-12 comparisons, elements 13-16, trigger 17, synchronization block 18, block 19 analysis, input tires 20-23 and output bus 24 Analysis block 19 (FIG. 2) consists of a decoder 25, elements OR 26, and. 27 and element 28 and 29 delays. The outputs of registers 1 and 2 are connected by the first and second inputs of the subtracting block, the output connected to the first arithmetic unit 8. The first input of the register 3 is connected to the first input of the register 1 and through element 13 to the information input 20 and the input of the register 2, the second the input of register 3 is connected with the output of register 2, and the output with the second input of register 1 and with the first input of the subtraction unit 7, to the second input of which the output of the first register 1 is connected, simultaneously via a switch 5 connected to the output bus-. Noah 24 ..,. Inputs d, e f 1C and: block 19 analysis, connected to the first and second outputs of the blocks b to 7 subtraction, the third outputs of which are connected to the inputs of blocks 8 and 11 and blocks 9 and 10, respectively. The first control inputs and arithmetic units 8 and 9 through the element 14 are connected to the output LL of the analysis block 19, and the outputs to the inputs of the comparison block 12, the outputs of which are connected to the inputs of the K and l of the 19. analysis block. The zero output of the trigger 17 is connected to the second input of the And 13 element and to the information input of the shift register 4, the output of which is connected to the first input of the And 15 element connected to the key 5. The outputs c, 0 and n of the analysis block 19 are connected to the control inputs of the registers 3 and 1 and with the second input element And 15, respectively. The input M of the analysis unit 19 and the R input of the trigger 17 are connected respectively to the input buses 23 21. The inputs of the synchronization unit 18 are connected to the input buses 21 and 22. The first output of the block 18 is connected to the control inputs of registers 4 and 2 and to the Third input element And 13, the second output (output a) - with control to Zimi. the inputs of blocks b and 7 of the subtraction and with the 5-input of the trigger 17, the third output (output b) with control to the di inputs of the blocks 10 and 11 of the comparison, the outputs of which through the element 16 are connected to the second control inputs of the arithmetic blocks 8 and 9, the fourth output. (output) - with the second input of the element I 14, the fifth output (output g.} with the control input of the comparison unit 12 In the analysis block 19, the first output of the decoder 25 is connected to the first. input of the And 14 element, the decoder outputs 25 s second to fifth, from seventh to tenth, twelfth and thirteenth through the first logical element t OR 26 are connected to the second input of element AND 15 and to the input of delay element 28, the output of which is connected to the first input of the second element OR 27 and to the control input of register 1, and the sixth, eleventh, fourteenth; fifteenth and sixteenth outputs of the decoder 25 through the OR element 27 and the delay element 29 are connected to the control input of register 3. The first, second, fourth and eighth address inputs of the decoder 25 are connected to the first and second subtractors 6JioKOB 6 and 7, respectively. The information processing method incorporated in the proposed triple, is to determine the ratio for each point of the two-dimensional information array, comparing this ratio with the corresponding ratio for the limit point with a given accuracy, i.e. for the i -th track, the ratio is compared with the ratio. ;;., | / o ., -. obtained for (.1 -) - th point, where. .i., -, - Vo, U, -KI -, - XO, X ;;. 3 Ho, VQ, Xi-, - coordinates of the initial f or informative), Ci-f -and and -f -and points, respectively. In other words, the device implements with a given accuracy the selection criterion in accordance with the expression D. Min DHG. In this case, the accuracy with or comparison error is specified by the operator of the length of the discharge grid of the compared relations - M-L. . , X. To reduce the long bit-length grid in the device, it is compared with AV S: & Xi, -AV., -. F - lh, -. at L.DH. ;; D: 9 17 X. AV4-1 The physical meaning of the above is that the comparison of tangents from O to 45 (l: # / l) and cotangents from 45 to 90 (dx / l) the operation is performed with numbers from 0.00 to 1.00 inclusive. It. allows you to eliminate the need to operate with large numbers and improve the accuracy of the device. Elimination of redundancy of the entered two-dimensional information is carried out in. real time in the analysis of current coordinates. At the same time, straight sections of the curve are revealed. The points of transition from the curvilinear section to the straight line and vice versa are considered characteristic (or informative 7 points of this curve. During such processing, the coordinates of the characteristic points arrive at the output of the device for input into the computer, and the coordinates of the points having straight lines on the input curve , no device is input to the device, and no computer is entered.,., DD of analyzing the shape of the input curve in the device determines the elementary increments K9rrdinat DH and l of each subsequent point relative to the previous characteristic point. the coordinates of the first point are recorded in register 1, the second in register 3, the third in reg register 2. At the same time, data from registers 1 and 2 is received at subtraction unit 6, and at subtraction unit 7, with registers 1 is received. And 3. In blocks b and 7, the differences AX,, and Dx 2 are determined, respectively / the value of dX and dV is received in the arithmetic unit 8 and in the comparison unit 11, and the values dX / 2. and come in the arithmetic unit 9 and, on block 10. Compare. Moreover, depending on the results of the comparison, in blocks 10 and 11, at the output of the arithmetic blocks 8 and, 9, t is obtained. - d - ;;. at, l) 27DV2:, at AN-, -7, .7ЛХ2 The resulting quotients are the t hreHca-NM (cotangents) of the angles of inclination of the elementary segments direct or derived from the input curve. ., A comparison between self values. , HH- "lH / g Zh, Zha d5T". It is necessary to determine whether points lie on one line or not. The comparison is made: In block 12. If the specified values are not equal, a resolution is given to transfer the coordinates of a point in the computer ;. At the same time, the coordinates of the first point are overwritten in register 1, and the coordinates of the second point are recorded in register 3. When pa. The permission is given only for rewriting the coordinates of the second point to register 3, and the coordinates of the first point are erased from. In both cases, the co-ordinates of the next point are written. When registering a straight line segment of the X1 coordinate, a subsequent point on this line is matched with the coordinates of the starting point of the segment, thus achieving high accuracy of the analysis and eliminating the concise representation of curvilinear, broken lines with a radius of curvature. when a curvilinear segment is detected, the coordinates of each subsequent point on this curve are compared with the coordinates of each previous point and when the condition is not satisfied. Venetva coordinates of the previous point are transmitted to the computer. At the same time, the number of transmitted 1X points per unit length of the curve section depends on the curvature of the section and the value of the received error,. Upon detection, the frequency section is straight, parallel to the coordinate axis, i.e. If yes, DH or LA are zero work. The arithmetic units 8 and 9 are then suppressed, and in block 19 of & A, a signal is generated that is similar to the equality signal of comparison block 12, which also allows only rewriting the coordinate from register 2 to register 3, while the coordinates in register 3 erase with, i.e. The organizer works similarly to the previously considered analysis of the rectilinear segment, however. without using arithmetic units 8 and 9 and comparison unit 12. The device (Fig. 1 operates as follows. Before starting input through the input bus 21 to the R input of the trigger 17, and fla, one of the inputs of the synchronization unit 18 receives a setup signal. The trigger 17 is fixed in the zero state, and the signal from the zero output of the trigger 17 The element 13 and the information input of the shift register 4 arrive at the coordinates of each point accompanied by an input signal, which is fed to the second input of the synchronization unit 18. Inputting the synchronization unit 18, the control clock pulses that ensure synchronous operation of the device.Along with the input signal on the input bus 20., the X and V coordinates of the starting point A in the digital Parallel are sent to the inputs of the element 1.3 and the register 2 from the data retrieval device (not shown). The iodine signal from the output of the synchronization unit 18 develops the recording of the x and y coordinates in registers 1 and 3 (via the GF elements and in register 2. The same signal records the first digit of shift register 4 4. Registers 1-3 are constructed in such a way that new information records schA erased Qnaprimer on -triggerah. Further, when the sync block 18 arrives from the output, the signal on the S input of the trigger 17 is set to one and blocks the arrival of the X coordinates and registers 1 and 3 through the element 13 and also stops the arrival of a single signal to the information input of the register 4 shifts. Simultaneously, the signal from the output of the block

18 синхронизации дает разрешение на ввод, в блоки б и 7 вычитани содержимого регистра 1 ( координаты х и ( ) , .а также содержимого регистра 2 в блок 6 и содержимого регистра 3 в блок 7. По этому же сигналу в блоках 6 и 7 вычитани определ етс разность чисел , поступивших из регистров 1-3. В данном случае .,,так как в регистрах 1-3 наход тс коордиваты .начальной точки. При этом на первых и вторых выходах блоков 6 и 7 формируютс сигналы, которые поступают на вход дешифратора 25. На дешифраторе 25 анализируютс состо ни первых и вторых выходов блоков б и 7 вычитани и, в зависимости от их состо ни , принимаетс соответствующее решецие. Так, например, в данном случае на входах дешифратора 25 присутствует код 1111, при котором на п тнадцатом выходе дешифратора 25 по вл етс единичный сигнал, который через элемент ИЛИ 27 и элемент 29 . задержки поступает на управл ющий вход регистра 3, чем разрешает перезапись содержимого регистра 2 в регистр 3. А нулевым сигналом с нулевого выхода дешифратор 25 через элемент И 14 блокирует работу арифметических блоков 8 и 9. Этим заканчиваетс обработка начальной точки информационного массива Сфиг.З).18 synchronization gives permission to enter, in blocks b and 7, the subtraction of the contents of register 1 (x and () coordinates,. As well as the contents of register 2 in block 6 and the contents of register 3 in block 7. By the same signal in blocks 6 and 7 of subtraction the difference between the numbers received from registers 1-3 is determined, in this case, because the registers 1–3 contain the coordinates of the starting point. At the same time, the first and second outputs of blocks 6 and 7 form signals that are input decoder 25. On decoder 25, the states of the first and second outputs of blocks b and 7 are analyzed reading and, depending on their state, an appropriate decision is made. Thus, for example, in this case the code 1111 is present at the inputs of the decoder 25, in which at the fifteenth output of the decoder 25 a single signal appears which, through the element OR 27 and the element 29. The delay enters the control input of register 3, which allows overwriting the contents of register 2 to register 3. And the zero signal from the zero output of the decoder 25 through AND 14 blocks the operation of the arithmetic blocks 8 and 9. This ends the initial point processing nformatsionnogo array Sfig.Z).

Следующий сигнал ввода по шине 22 поступает на блок 18 синхронизации, который вновь формирует управл ющие тактовые импульсы. При этом по сигналу с первого выхода блока 18 синхронизации в регистр 2 принимаютс координаты первой точки, а 1, записанна на первом разр де регистра 4, сдвигаетс (перезаписываетс на втoрой разр д, нулевой .сигнал с выхода которого поступает на вход элемента И 15.The next input signal is fed via bus 22 to synchronization unit 18, which again generates control clock pulses. In this case, the signal from the first output of the synchronization unit 18 to the register 2 receives the coordinates of the first point, and the 1 recorded in the first digit of the register 4 is shifted (rewritten to the second digit, the zero signal from the output of which enters the input element And 15.

По сигналу а с выхода блока 18 динхронизадии в блоках б и 7 вычитани происходит определение разностей координат записанных точек. При этом на первом втором -выходах блока 7 формируютс единичные сигналы, соответствук )щие значени м , а на первом и втором выходах блока б сигнал отсутствует, так как , . В этом случае на йходе дешифратора 25 присутствует код 1100 при котором на двенадцатом выходе дешифратора 25 по вл етс единичный, сигнал, который через элемент ИЛИ 26 поступает на второй вход элемента И 15 С этот сигнал дальние не проходит , так как блокирует.с .нулевым сигналом с второго разр да регистра 4 сдвига) , через элемент ИЛИ 26 и элемент 28 задержки - на управл ющий вход регистра 1, тем самым разреша запись в него содержимого рег мстра 3The signal a from the output of block 18 dynchronisations in blocks b and 7 of subtraction is the definition of the difference of the coordinates of the recorded points. At the same time, on the first second outputs of block 7, single signals are formed corresponding to the values, and on the first and second outputs of the block b there is no signal, since,. In this case, the code 1100 is present at the input of the decoder 25, in which a single signal appears at the twelfth output of the decoder 25, a signal that, through the OR 26 element, arrives at the second input of the AND 15 C element, the distant signal does not pass, since it blocks the zero signal from the second bit of the register 4 shift), through the OR element 26 and the delay element 28 to the control input of the register 1, thereby allowing the registration of the contents of the register 3 to it

затем через элементы ИЛИ 26 и 27 и элементы 28 и 29 задержки - на управл ющий вход регистра 3, разреша запись в него содержимого регистра 2. Этим заканчиваетс обработка второй точки приведенного графика. По очередному сигналу ввода, поступающему на блок 18 синхронизации, вновь формируютс управл ющие тактовые импульсы. Как и прежде, сигналом с первого выхода блока 18 синхронизации в регистр 2 записываютс координаты очередной точки и на второй разр д регистра 4 сдвига переписываетс О, т.е. регистр 4 устанавливаетс в исходное состо ние, при этом элемент И 15 открываетс .then through the OR elements 26 and 27 and the delay elements 28 and 29 to the control input of register 3, allowing the contents of register 2 to be written to it. This completes the processing of the second point of the given graph. On the next input signal, which is fed to the synchronization unit 18, the control clock pulses are formed again. As before, with the signal from the first output of the synchronization unit 18, the coordinates of the next point are written into register 2 and the second digit of shift register 4 is rewritten with O, i.e. register 4 is reset, and AND 15 is opened.

По сигналу с| с выхода блока 18 синхронизации в блоках 6 и 7 вычитани происходит определение разностей координат точек Лд, Л и л, причем в блоке б определ етс разность э в блоке 7 - разность Ajj-Ap (фиг.З). Так как оба результата отличны от нул , т.е.лУчФО , , u.V 4-0 , то на первых и вторых выходах блоков б и 7 вычитани сигнал отсутствует, в этом случае на входе ешифратора 25 Присутствует код 0000, при котором на нулевом выходе дешифратора по вл етс единичный сигнал, который поступает на вход элемента И 14, через который на первые управл ющие входы арифметических блоков 8 и 9 поступает сигнал -5 с четвертого выхода блока 18 синхронизации.At a signal from | the output of the synchronization unit 18 in blocks 6 and 7 of the subtraction is the determination of the coordinates of the coordinates of the points Ld, L and l, and in block b the difference e in the block 7 - the difference Ajj-Ap is determined (Fig. 3). Since both results are different from zero, that is, IFFO,, uV 4-0, then there is no signal at the first and second outputs of blocks b and 7 of the subtraction, in this case the code 0000 at the input of the decoder 25, at which at zero output A single signal appears on the decoder, which arrives at the input of the And 14 element, through which the first control inputs of the arithmetic units 8 and 9 receive the -5 signal from the fourth output of the synchronization unit 18.

По сигналу с выхода блока 18 синхронизации в блоках 10 и 11 производ тс сравнени дх с AV H/AXjC ПрилХ ЛУ и приЛХ лу2 на выходах блоков 10 и 11 сравнени по вл ютс единичные сигналы, которые через элемент И 16 поступают на йторые управл юиле входы арифметических блоков 8 и 9. .The signal from the output of the synchronization unit 18 in units 10 and 11 is performed by comparing dx with AV H / AXjC A LR and LHPhl2 at the outputs of the comparison units 10 and 11 and there are single signals that, through the element 16, arrive at the first control inputs arithmetic units 8 and 9..

По сигналу -6 S арифметических блоках В и 9 происходит определениеThe signal -6 S arithmetic blocks B and 9 is the definition

3 н аче НИИ - { при а) и (приЛХ лХ,у3 research institutes - (with a) and (at the farm)

)и||и1ридХ,/а)) соответственно . Значени этих отношений с. .йческих блоков 8 и 9 поступают на блок 12, где по сигналу г с вы-, хода блока 18 они сравниваютс .) and || iridh, / a)), respectively. Values of this relationship with. Life blocks 8 and 9 arrive at block 12, where, by a signal g from the output of the stroke of block 18, they are compared.

В данном случае результатом сравнени вл етс сигнал равенства и на первом выходе блока 12 по вл етс сигнал, который через вход А блока 19. анализа, элемент ИЛИ 27 и элемент 29 задержки разрешйет перезапись коордйиат точки АО; из регистра 2 в регистр 3. При этом координаты точки Ад. в регистре 3 стираютс .In this case, the result of the comparison is an equality signal and at the first output of block 12 a signal appears that through the input A of block 19. analysis, the OR element 27 and the delay element 29 allow the rewriting of the coordinate of the AO point; from register 2 to register 3. The coordinates of the point Hell. register 3 is erased.

Claims

1. DEVICE FOR REDUCING THE REDUNDANCY OF INFORMATION, containing the first element And, the first input of which is connected to the information bus, the registers, the first inputs of the first and second registers are combined and connected to the output of the first element And, the first input of the third register is connected with the first input of the first element 'and, the key whose output is connected to the output bus of the device, the second element And, the output of which is connected to the first input of the key> shift register, the output of which is connected to the first input of the key, a trigger, the zero output of which is connected with the combined second inputs of the first AND element and the shift register, two subtraction blocks, the first inputs of which are combined with the second input of the key and connected to the output of the first register, the second input of the first subtraction block is combined with the second input of the first register and doed out with the output of the second register, and the second input of the second 'subtraction block is combined with the second input of the second register and connected to the output of the third register, the third element And, arithmetic blocks, the first control inputs of which are combined and connected to the output of the third ele And, the input of the first arithmetic block is connected to the first output of the first subtraction block, and the input of the second arithmetic block is connected to the first output of the second subtraction block, the comparison block whose inputs are connected respectively to the outputs of the first and second arithmetic blocks, the analysis block, the first and second the inputs of which are connected to the first and second inputs of the first subtraction unit, the third and fourth - with the first and second inputs of the second subtraction unit, the fifth and sixth - with the first and second outputs of the comparison unit, the seventh - with the input device bus, the first output of the analysis unit is connected to the second input of the third element And, the second to the second input of the second element And, the third and fourth to the corresponding third inputs of the first and second registers, the synchronization unit, the inputs of which are two information buses, one of which is combined with the R-input of the trigger, the first output of the synchronization block is connected to the combined synchronizing 'S-input of the trigger and to the inputs of the subtraction blocks, the second output is connected to the first input of the third element, And, the third output is dinen with the input of the comparison unit, characterized,. in order to increase the accuracy and simplify the device, the second and third comparison blocks and the fourth element And, the inputs of which are connected to the outputs of the second and · 'third comparison blocks, are inserted into it, the output is connected to the combined second control inputs of the first and second ¹ arithmetic blocks, the first inputs of the second and third comparison blocks are connected to the corresponding first outputs of the first and second subtraction blocks, the control inputs of the second and third comparison blocks are combined and connected to the fourth output of the block synchronization.

2. The device according to 'p. 1, with the exception that the analysis unit .Q.SU .... 101541G A is made on a decoder, OR elements, delay elements, the first, second, third and the fourth inputs of the decoder are the first, second, third and fourth inputs of the analysis unit, the zero output of the decoder is the first output of the analysis unit, from the first to fourth, sixth to ninth, eleventh and twelfth outputs of the decoder are connected from the first to tenth inputs of the first element OR, the eleventh and twelfth inputs of an OR element are the fifth and seventh inputs of the analysis unit, the output of the first OR element is combined with the input of the first delay element and is the second output of the analysis unit, the output of the first delay element is connected to the first input of the second OR element and is the third output of the analysis unit, the second input of the second OR element is the sixth input of the analysis unit , the other inputs of the second OR element are connected to the fifth, tenth, thirteenth, fourteenth and fifteenth outputs of the decoder, the output of the second OR element is connected to the input of the second delay element, the output of which I It is the fourth output of the analysis block.