Claims (3)
20 блок усреднени и блок регистрации, входы которого соединены с выходами блока усреднени , введены умножитель частоты, делитель частоты, формирователь , первый и второй счетчики, ре. 25 ,гистр сдвига и первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, причем Первые входы первого и второго элементов ВСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходом первого дискриминатора пол рности, 30 второй вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом второго дидкриминатора пол рности и информационным входом регистра сдвига, выход которого соединен с вторым входом второго элемента ИКЛЮЧАЮЦЕЕ ИЛИ, выходы первого и второго элемен тов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с пео;выми входами соответственно первого и второго элементов совпадени , вторые входы которых соединены с тактовым входом регистра сдвига, выходом умножител частоты и входом делител частоты/ выход которого соединен с входом формировател , управл ющим входом умножител частоты и тактовым входом блока усреднени , информационные входы которого соединены с выходами первого счетчика, сч.етный вход которого соединен с выходом первого элемента совпадени , знаковы вход блока усреднени соединен с выходом триггера, информационный вход которого соединен с выходом переноса второго счетчика, счетный вход которого соединен с выходом второго элемента совпадени , выход формировател соединен с входами сброса первого и второго счетчиков, триггера и управл ющим входом блока усреднени , выход генератора опорных импульсов соедине с тактовым входом умножител частоты Умножитель частоты содержит разностный счетчик и вычитающий счетчик с регулируемым коэффициентом пересче та , управл ющие входы которого соединены с выходами i разностного счетчика , .входы вычитани и суммировани которого вл ютс соответственно информационным и управл ющим входами умножител частоты, выход которого вл етс выходом вычитающего счетчика с регулируемым коэффициентом пересчета, тактовый вход которого вл етс тактовым входом умножител частоты. Блок усреднени содержит комбинационный сумматор, регистр, сдвигатель кодов и вспомогательный делитель , выход которого вл етс управл ющим выходом блока усреднени , который соединен с входом сброса регистра , информационные входы которого соединены с выходами комбинационного сумматора, знаковый вход и перва группа входов котррого вл ютс соответственно знаковым и информацио ными входами блока усреднени , тактовый вход которого вл етс тактовы входом регистра, управл ющий вход блока усреднени вл етс счетным входом Вспомогательного делител , вы ходы регистра соединены с второй группой входов комбинационного сумматора и входами сдвигател кодов, выходы которого вл ютс выходами блока усреднени . / На чертеже показана структурна схема помехоустойчивого цифрового фазометра. Помехоустойчивый цифровой фазометр содержит первый 1 и второй 2 дискриминаторы пол рности, генератор 3 опорных импульсов, первый 4 и второй 5 элементы совпадени , триггер б, блок 7 усреднени и блок 8 регистрации, умножитель 9 частоты, делитель 10 частоты, формирователь 11, первый 12 и второй 13 счетчики, регистр 14 сдвига и первый 15 и второй 16 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, умножитель 9 частоты содержит разностный счетчик 17 и вычитающий счетчик 18 с регулируемым коэффициентом пересчета. Блок 7 усреднени содержит комбинационный сумматор 19, регистр 20, сдвигатель 21 кодов и вспомогательный делитель 22. Помехоустойчивый цифровой фазометр работает следующим образом. Исследуемые сигналы, сдвиг фаз между которыми следует определить, подаютс на первый и входы устройства. На управл ющий вход помехоустойчивого цифрового фазометра подаетс сигнал с частотой исследуе .. Если хот бы один мых сигналов из исследуемых сигналов не содержит случайной составл ющей, характеризующей воздействие помехи, в качестве опорного сигнала можно использовать выходной сигнал дискриминатора пол рности, вход которого соединен с входом, на который подан исследуемый сигнал без случайной составл ющей . Если это условие не выполн етс , , например, если проводитс измерение сдвига фаз между узкополосными случайными сигналами, поступающими от виброакселерометров, установленных на исследуемом вращающемс объекте, в качестве опорного сигнала можно ис-. пользовать сигнал от датчика оборотной частоты, установленного на объекте . Умножитель 9 частоты обеспечивает получение на его выходе равномерно распределенных импульсов с частотой , в N раз превышающей опорную частоту на его информационном входе, причем N определ етс частотой сигналов , поступающих на управл ющий вход умножител 9 частоты с выхода делител 10 частоты, котора в N раз меньше частоты импульсов на выходе умножител 9 частоты. Таким Образом, коэффициент умножени N равен коэффициенту делени частоты 10 делител . В установившемс режиме частота импульсов на обоих входах разностного счетчика 17 одинакова и код, , зафиксированный этим счетчиком на его выходах и определ ющий коэффи циент делени вычитающего счетчика 18, не измен етс . Если частота спорных импульсов увеличитс (уменьшитс ), код на выходах разностного счетчика уменьшитс (увеличитс , что вызовет увеличение (уменьшение частоты импульсов на выходе вычитающего счетчика 18, так как уменьшаетс (увеличиваетс ) его коэффициент делени . Это обеспечивает увеличение (уменьшение ) частоты импульсов на выходе делител 10, и устройство переходит в установившийс режим рабо ты,- Коэффициент делени частоты импульсов делител 10 определ ет точность определени фазового сдвига и равен , где йЧ- дискретность оп ределени оценки фазового сдвига в радианной мере. Аналогично дл получени оценки -180 где в градусной мере N дискретность определени оценки фазового сдвига в градусной мере. Например, если оценка фазового сдвига проводитс с точностью (дискретностью в 1°, то коэффициент делени делител 10N 180. Коэффициен пересчета первого счетчика 12 должен превышать N, а коэффициент пересчет второго счетчка 13 и длина (количест во разр дов ) регистра 14 сдвига долж ны быть равным/2;. Исследуемые сигналы с выходов первого 1 и второго 2 дискриминаторов пол рности поступают на входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15 который обеспечивает выделение моме тов времени, характеризующихс разной пол рностью исследуемых сигнало что приводит к по влению единичного логического сигнала на выходе пёр ,вого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15. Этот единичный логический сигнал, поступа на вход первого элемента 4 совпадени , разрешает прохождение через него импульсов с выхода умножител 9 частоты, которые считают- с первым счетчиком 12. Так как Изм рение оценки фазового сдвига подводитс в течение полупериода, в счет чике 12 фиксируетс код, характериз ющий длительность несовпадени знаков входных сигналов в относительны единицах, т.е. по существу модуль фазового сдвига Ч независимо от последовательности переходов исследуемых сигналов через нулевое значение . Логический сигнал с выхода одног из дискриминаторов 1 пол рности подаетс на первый вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 16, на второй вход которого подаетс логический сигнал с выхода второго дискриминатора пол рности, задержанный на чет верть периода регистра 14 сдвига. Выходной сигнал второго элемента ИС КЛЮЧАЮЩЕЕ ИЛИ 16 управл ет вторым элементом совпадени , который обесп чивает пропускание импульсов с выхо да умножител 9 частоты на счетный ход второго счетчика 13, причем, сли за врем получени данной оцени фазового сдвига на его вход постуит более N/2 импульсов, на выходе того счетчика формируетс сигнал переноса, который перебрасывает триггер б, выходной сигнал которого хаактеризует знак получаемой оценки фазового сдвига. Получаемые оценки модул фазового сдвига с учетом знака накапливаютс в регистре 20 блока 7 усреднени путем суммировани с ранее накопленными результатами с помощью сумматора 19. Кажда оценка фазового сдвига начинаетс и оканчиваетс по влением сигнала на выходе делител 10, по которому проводитс запись в регистр 20 очередного значени суммы и запуск формировател 11 импульса, который обеспечивает формирование импульса сброса счетчиков 12 и 13 и триггера 6. Этот импульс также увеличивает на единицу состо ние вспомогательного делител 22, коэффициент делени которого равен числу усредн емых оценок и по достижении этого числа на выходе вспомогатель;ного делител 22 по вл етс сигнал, разрешающий считывание информации в блок 8 регистрации, а по заднему фронту - очистку регистра 20. Так как число устран емых оценок удобно выбрать из р да 2, 4, 8, 16 и т.д., т.е. целой степени числа 2, операци делени , необходима дл получени среднего значени , сводитс к сдвигу кода, дл чего используетс сдвигатель 21 кодов. Помехоустойчивый цифровой фазометр обеспечивает получение одиночных и усредненных оценок фазового сдвига сигналов независимо от последовательности их переходов через нулевые значени из-за воздействи поjMex , что обеспечивает проведени из;мерений фазовых сдвигов сигналов в присутствии шумов, в частности узкополосных случайных сигналов, при относительно небольших аппаратурных затратах. Формула изобретени 1. Помехоустойчивый цифровой фа- . зометр, содержащий первый и второй дискриминаторы пол рности, генератор опорных импульсов, первый и второй элементы совпадени , триггер, блок усреднени и блок регистрации, входы которого соединены с выходами блока усреднени , отличающийс тем, что, с целью повышени точности и быстродействи , он снабжен умножителем частоты, делителем частоты, формирователем, первым и вторым счетт чиком, регистром сдвига, первым и вторым элементом ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первые входы первого и второго -элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соедиН; ны с выходом пврвого дискриминатора пол рности, второй вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом второго дискриминатора пол рности и информационным входом регистра сдвига, выход которого аоединен с вторым входом второго элемента ИСКЛЮЧАКЩЕЕ ИЛИ, выходы первого и второго элементов ИСКЛЮЧАКЯДЕЕ ИЛИ соединены с первыми,входами соответствен но первого и второго элементов совпадени , вторые входы которых соединены с тактовым входом регистра сдвига , выходом умножител частоты и входом делител частоты, выход которого соединен с входом формировател управл ющим входом умножител частоты и тактовым входом блока усреднени информационные входы которого соеди иены с выходами первого счетчика, счетный вход которого соединен с вы2СОДОМ первого элемента совпадени , знаковый вход блока усреднени соединен с выходом триггера, информационнь вход которого соединен с выходом переноса второго счетчика, счетный вход которого соединен с выходом второго элемента совпадени , выход формировател соединен с входами сброса первого и второго счетчиков, триггера и управл ющим входом блока усреднени , выход генератора опорных импульсов соединен с тактовым входом умножител частоты. 20, the averaging unit and the registration unit, the inputs of which are connected to the outputs of the averaging unit, are introduced a frequency multiplier, a frequency divider, a driver, first and second counters, pe. 25, the shift histro and the first and second elements are EXCLUSIVE OR, the first inputs of the first and second elements are EXCLUSIVE OR connected to the output of the first polarity discriminator, 30 the second input of the first element EXCLUSIVE OR is connected to the output of the second polarizer of the polarity and information input of the shift register, output which is connected to the second input of the second element IKLUCYUCHEYE OR, the outputs of the first and second elements EXCLUSIVE OR are connected to the external inputs of the first and second elements of the match, the second the strokes of which are connected to the clock input of the shift register, the output of the frequency multiplier and the input of the frequency divider / output of which is connected to the input of the shaper, the control input of the frequency multiplier and the clock input of the averaging unit, the information inputs of which are connected to the outputs of the first counter, the network input of which is connected with the output of the first element of coincidence, the characters of the input of the averaging block are connected to the trigger output, the information input of which is connected to the transfer output of the second counter, the counting input of which is connected not connected with the output of the second coincidence element, the output of the imager is connected to the reset inputs of the first and second counters, the trigger and the control input of the averaging unit, the output of the reference pulse generator connected to the clock input of the frequency multiplier The frequency multiplier contains a difference counter and a subtract counter with an adjustable recalculation coefficient, the control inputs of which are connected to the outputs i of the difference counter, whose inputs of the subtraction and summation are respectively the information and control inputs multiplied tel frequency whose output is the output of the subtracter counter with an adjustable scaling factor, whose clock input is a clock input of the frequency multiplier. The averaging block contains a combinational adder, a register, a code shifter and an auxiliary divider, the output of which is the control output of the averaging block, which is connected to the register reset input, whose information inputs are connected to the outputs of the combinational adder, the sign input and the first group of inputs of the corresponding are the symbolic and informational inputs of the averaging unit, the clock input of which is the clock input of the register, the control input of the averaging unit is the counting input Aux gatelnogo divider, moves you register connected to a second group of combination of the adder inputs and the inputs of shifter codes, the outputs of which are the outputs of the averaging unit. / The drawing shows a block diagram of a noise-resistant digital phase meter. The noise-resistant digital phase meter contains the first 1 and second 2 polarity discriminators, the generator 3 reference pulses, the first 4 and second 5 coincidence elements, trigger b, averaging block 7 and the recording block 8, frequency multiplier 9, frequency divider 10, driver 11, first 12 and the second 13 counters, the shift register 14 and the first 15 and second 16 elements EXCLUSIVE OR, the frequency multiplier 9 contains a differential counter 17 and a subtracting counter 18 with an adjustable conversion factor. The averaging unit 7 comprises a combinational adder 19, a register 20, a code shifter 21 and an auxiliary divider 22. The noise-resistant digital phase meter operates as follows. The signals under study, the phase shift between which should be determined, are fed to the first and to the inputs of the device. The control input of the noise-tolerant digital phase meter is given a signal with the frequency of the test. If at least one of the signals from the signals under study does not contain a random component characterizing the effect of interference, the output signal of the polarity discriminator whose input is connected to the input can be used as a reference signal. , on which the signal under study is applied without a random component. If this condition is not fulfilled, for example, if a phase shift is measured between narrow-band random signals from vibroaccelerometers installed on the rotating object under study, the reference signal can be used. use the signal from the reverse frequency sensor installed on the object. Frequency multiplier 9 provides at its output uniformly distributed pulses with a frequency N times the reference frequency at its information input, and N is determined by the frequency of the signals fed to the control input of the multiplier 9 frequency from the output of frequency divider 10, which is N times less frequency pulses at the output of the multiplier 9 frequency. Thus, the multiplication factor N is equal to the division factor of the frequency 10 divider. In the steady state, the frequency of the pulses at both inputs of the difference counter 17 is the same and the code recorded by this counter at its outputs and the determining division factor of the subtracting counter 18 does not change. If the frequency of the disputed pulses increases (decreases), the code at the outputs of the differential counter decreases (increases, causing an increase (decrease in the frequency of the pulses at the output of the subtracting counter 18, as its division ratio decreases (increases)). This provides an increase (decrease) in the pulse frequency the output of the divider 10, and the device goes into steady state operation, - The division factor of the frequency of the pulses of the divider 10 determines the accuracy of determining the phase shift and is equal to where the lc is the discreteness Estimating the phase shift in a radial measure. Similarly, to obtain an estimate of -180 where the degree of determination of the estimate of the phase shift in degree measure is in degree degree N. For example, if the phase shift is estimated with accuracy (1 ° resolution, the division factor of 10N 180 is divisible). The recalculation coefficient of the first counter 12 must be greater than N, and the recalculation coefficient of the second counter 13 and the length (number of bits) of the shift register 14 should be equal to / 2 ;. The signals under study from the outputs of the first 1 and second 2 polarity discriminators are fed to the inputs of the first element EXCLUSIVE OR 15, which ensures the selection of time points characterized by different polarities of the signal under investigation, which leads to the appearance of a single logical signal at the output of the first element EXCLUSIVE OR 15 This single logical signal, arriving at the input of the first element 4 coincidence, permits the passage through it of pulses from the output of the multiplier 9 frequencies, which are counted with the first counter 12. T Chg renie like to estimate a phase shift is conducted during a half cycle, at the expense of 12 Chick fixed code characterizing yuschy duration mismatch characters input in relative units, i.e. essentially the phase shift module H regardless of the sequence of transitions of the signals under study through a zero value. The logical signal from the output of one of the discriminators 1 polarity is supplied to the first input of the second element EXCLUSIVE OR 16, to the second input of which a logical signal is output from the output of the second discriminator polarity delayed by a quarter of the period of the shift register 14. The output signal of the second element of the IC KEY or 16 controls the second element of coincidence, which ensures the transmission of pulses from the output and frequency multiplier 9 to the counting stroke of the second counter 13, and if during this estimate the phase shift to its input is more than N / 2 pulses, at the output of that counter, a transfer signal is generated, which throws trigger b, the output signal of which measures the sign of the obtained estimate of the phase shift. The resulting estimates of the phase shift module, taking into account the sign, are accumulated in the register 20 of the averaging block 7 by adding to the previously accumulated results using the adder 19. Each phase shift estimate starts and ends with the appearance of a signal at the output of the divider 10, which is written to the next value register 20 the sum and start of the impulse generator 11, which provides the formation of a reset pulse for counters 12 and 13 and trigger 6. This impulse also increases by one the state of the auxiliary divider 2 2, the division ratio of which is equal to the number of averaged estimates and upon reaching this number, a signal appears at the output of auxiliary divider 22 that allows reading the information in block 8 of the register and clearing the register 20 on the falling edge. Since the number of estimates to be eliminated it is convenient to choose from among 2, 4, 8, 16, etc., i.e. the integer power of 2, the division operation necessary to obtain an average value, is reduced to a code shift, for which a code shifter 21 is used. The noise-resistant digital phase meter provides single and averaged estimates of the phase shift of signals regardless of the sequence of their transitions through zero values due to the impact on jMex, which ensures that phase shifts of signals in the presence of noise, in particular narrowband random signals, are carried out at relatively small instrumental costs . Claims 1. Interference-free digital. A meter containing the first and second polarity discriminators, a reference pulse generator, the first and second coincidence elements, a trigger, an averaging unit and a registration unit, the inputs of which are connected to the outputs of the averaging unit, characterized in that, in order to improve accuracy and speed, it is equipped frequency multiplier, frequency divider, driver, first and second counters, shift register, first and second elements EXCLUSIVE OR, and the first inputs of the first and second elements are EXCLUSIVE OR CONNECTED; with the output of the polarity discriminator, the second input of the first element EXCLUSIVE OR is connected to the output of the second discriminator of polarity and the information input of the shift register, the output of which is connected to the second input of the second element EXCLUSIVE OR, the outputs of the first and second elements EXCLUSIVE OR OR connected to the first input of the second element EXCLUSIVE OR, the output of the first and second elements respectively, the first and second elements of the match, the second inputs of which are connected to the clock input of the shift register, the output of the frequency multiplier and the input of the frequency divider, the output of which Connected to the input of the driver of the control input of the frequency multiplier and the clock input of the averaging unit whose information inputs are connected to the outputs of the first counter, the counting input of which is connected to the V2 of the first matching element, the sign input of the averaging unit is connected to the trigger output, the information input of which is connected to the transfer output the second counter, the counting input of which is connected to the output of the second coincidence element, the output of the driver is connected to the reset inputs of the first and second counters, the trigger and the control input of the averaging unit; the output of the reference pulse generator is connected to the clock input of the frequency multiplier.
2. Фазометр по п.1, о т л.и ч.а ющ и с тем, что умножитель частотысодержит .разностный счетчик тающий счетчик с регулиремым коэффици ентом, пересчета, управл ющие входы которого соединены с выходами разностного счетчика, входы вычитани и суммировани которого вл ютс соответственно информационным и управл ю щим входами умножител частоты, выход которого вл етс выходом вычитающего счетчика с регулируемым коэффициентом пересчета, тактовый вход которого вл етс тактовым входом умножител частоты. 2. Phase meter according to claim 1, about t. L. And partly with the fact that the frequency multiplier contains a differential counter melting counter with an adjustable coefficient, recalculation, the control inputs of which are connected to the outputs of the differential counter, the subtraction inputs and summation which are respectively the information and control inputs of the frequency multiplier, the output of which is the output of a detracting counter with an adjustable conversion factor, the clock input of which is the clock input of the frequency multiplier.
3. Фазометр по.п.1, о т л и ч аю щ и и с тем, что блок усреднени содержит комбинационный сумматор, регистр, сдвигатель кодов и вспомогательный делитель, выход которого вл етс управл ющим выходом блока усреднени , который соединен с входом сброса регистра, информационные входы которого соединены с выходами комбинационного сумматора, знаковый вход и перва группа входов которого вл ютс соответственно знаковым и информационньлм входами блока усреднени , тактовый вход которого вл етс тактовым входом регистра, управл ющий вход блока усреднени вл етс счетным входом вспомогательного делител , выходы регистра соединены с второй группой входов комбинированного сумматора и входами сдвигател кодов, выходы которого вл ютс выходами блока усреднени . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 421947, кл. d 01R 25/00, 1972. 2,Контрольно-измерительна техника . Львов,Вйща школа, 1976, . с. 116-121.3. Phase meter according to Claim 1, of which is the fact that the averaging unit contains a combination adder, a register, a code shifter and an auxiliary divider, the output of which is the control output of the averaging unit, which is connected to the input reset register, information inputs of which are connected to the outputs of the combinational adder, the sign input and the first group of inputs of which are respectively the sign and information inputs of the averaging unit, the clock input of which is the clock input of the register, the control input of the block and the averaging is the counting input of the auxiliary divider, the outputs of the register are connected to the second group of inputs of the combined adder and the inputs of the code shifter, the outputs of which are the outputs of the averaging unit. Sources of information taken into account in the examination 1. USSR author's certificate number 421947, cl. d 01R 25/00, 1972. 2, Testing technology. Lviv, Vishcha school, 1976,. with. 116-121.