SE500767C2 - Anordning för överföring av information från en första till en andra elektronisk enhet - Google Patents

Description

andra pulskodmodulerade koder någon slags tidsreferens eller faslåst oscillator vid mottagaränden.

En annan viktig följd av de ökade datahastigheterna är den stora effektkonsumtionen vid sändarna. Ett vanligt sätt att kringgå detta problem är att minska utspänningens sving, vilket leder till reducerad störmarginal. Detta kräver vanligtvis balanserad tvåledarförbindelse se C. Svensson och J. Yuan, "High speed CMOS chip to chip communications circuit", Proceeding of 1991 International Symposium on Circuits and Systems, sid. 2228-2231.

UPPFINNINGENS SYFTE Ändamålet med föreliggande uppfinning är att åstadkomma en anordning för överföring av information från en första till en andra elektronisk enhet på ett balanserat ledarpar, vilken anordning ökar överföringshastigheten och minskar störkänsligheten samt löser synkroniseringsproblemen utan krav på vare sig införande av extra flanker i signalen, införande av mer än en tidsluckas minne hos mottagaren eller införande av någon kunskap hos mottagaren om sända- rens överföringshastighet.

SAMMANFATTNING Till grund för uppfinningen ligger insikten om att ovan- nämnda mål kan uppnås genom ett effektivt utnyttjande av ledarparet, varvid detta ej endast utnyttjas för dataöver- föring utan även för att lösa synkroniseringsproblemet.

Detta sker allmänt genom att man utnyttjar ett 3-nivåers asynkront protokoll.

Det speciellt karakteristiska för en anordning för överför- ing av information från en första till en andra elektronisk enhet på ett balanserat ledarpar, varvid spänningsdifferen- sen mellan de två ledarna kan anta tre olika värden, vilka representerar var sitt av tre olika tillstånd är enligt uppfinningen att endast växlingar mellan nämnda tillstånd innebär överföring av binära symboler, att varje växling representerar en enda symbol, och att symbolens värde entydigt bestäms av från vilket tillstånd och till vilket tillstånd växling sker.

Medelst en sådan anordning kan man enligt uppfinningen uppnå en snabb och tillförlitlig informationsöverföring, som med utnyttjande av självklockning kan utnyttja ledar- parets hela bandbredd. Övriga kännetecken för uppfinningen framgår av efter- följande patentkrav.

KORT BESKRIVNING AV RITNINGEN Uppfinningen kommer att närmare beskrivas såsom exempel, med hänvisning till bifogade ritning, på vilken: fig. 1 översiktligt visar anordningen enligt föreliggande uppfinning, fig. 2 översiktligt visar en första elektronisk enhet enligt föreliggande uppfinning, fig. 3 visar ett tillståndsschema för olika möjliga till- stånd i anordningen, fig. 4 visar olika spänningssignaler representerande till- stånd i anordningen enligt föreliggande uppfinning, fig. 5 visar kodaren i fig 2 mer i detalj, fig. 6 visar ett drivsteg vid enheten i fig. 2, fig. 7 visar en andra elektronisk enhet enligt föreliggande uppfinning, fig. 8 visar signaler vid den andra elektroniska enheten i fig. 7, fig. 9 visar ett tillståndsdiagram vid avkodning av den överförda signalen, fig. 10 visar en utföringsform av en i fig. 7 ingående klockextraheringskretsen mer i detalj, fig. 11 visar ytterligare ett tillståndsdiagram vid signal- extrahering, fig. 12 visar en utföringsform av avkodaren i fig. 7 mer i detalj.

EXEMPEL PÅ UTFÖRINGSFORMER I fig. 1 visas hela anordningen enligt föreliggande upp- finning, innefattande en första elektronisk enhet 1, sända- re, en andra elektronisk enhet 2, mottagare, och ett mel- lanliggande ledarpar 3,4. Sändaren tillförs en klocksignal via en ledning 5 och en datasignal via ledning 6, och från mottagaren erhålles en extraherad klocksignal via ledning 7 och en avkodad datasignal via ledning 8.

Med hänvisning till fig. 2 visas där sändaren 1 innefattan- de en kodare 10 och två drivsteg 11,12. Kodaren omvandlar klocksignalen och datasignalen till en kod som styr driv- stegen. Dessa utsignaler till drivstegen kan i detta ex- empel representera värdena (0,1), (1,0) och (0,0), mot- svarande tillstånden Q, Szresp. Sh se fig. 3. Drivstegens utsignaler till ledarparet betecknas 0,resp. Or Vid varje tillfälle som en databit skall sändas, t ex vid en positiv klockflank, sker en tillståndsförändring. Om en etta skall överföras ändras tillståndet ett steg medurs i tillståndsdiagrammet enligt fig. 3, dvs från & till SM, ry, __'\ ~_r '_J medan om en nolla skall överföras ändras tillståndet ett steg moturs, dvs från Q till &+v Härvid kan i anta hel- talsvärdena 1,2,3 och är cykliskt.

I fig. 4 visas ett exempel på de från drivstegen 11,12 erhållna signalerna Oloch Q,på ledarparet, samt skillnads- signalen Of4%. Härvid kan Oloch Qzanta spänningsnivåerna V5 och VyHfi, och följaktligen kan den resulterande skill- nadssignalen anta värdena +VH 0 eller -Vy Den i fig. 4 som exempel givna dataföljden, 111000, repre- senteras av övergångar mellan de i fig. 3 visade till- stånden. Exempelvis representeras den första databiten, en etta, av en övergång från S3 till S2, medan de andra och tredje databitarna, också de ettor, representeras av över- gång från Sztill Slresp. Q till Sr Gemensamt för dessa övergångar är att de sker medurs i tillståndsdiagrammet, dvs representerar ettor. De följande tre växlingarna sker, såsom framgår, i motursriktning och representerar följ- aktligen nollor.

I fig. 2 visas ett enkelt och effektivt sätt att utforma kodaren 10, varvid en dubbelriktad registerring 13 används, vilken innefattar tre stycken register 14, 15, 16, vart och ett innehållande ett informationselement och innefattande en ingång i och en utgång o. Varje registers utgång är förbunden med de övriga två registrens ingångar via med brytare försedda förbindningar. Exempelvis är registrens 14 utgång förbunden via förbindningar 17 och 18. Dessa för- bindningar är så anordnade, att då datasignalen uppvisar ett första värde, är utgången ansluten till det ena av de två övriga registren, i detta fall register 15, via den heldragna förbindningen 17, medan då datasignalen uppvisar ett andra värde, är utgången ansluten till det andra av de övriga registren, i detta fall register 16, via den streck- "<1 Ü"- »\-l íïfšíl WE? ade förbindningen 18. De övriga registrens utgångar är på liknande sätt förbundna.

På detta sätt förflyttas registrens innehåll vid varje sändningstillfälle medurs resp. moturs i beroende av aktu- ell datasignal. Innehållet i registren 14 och 15 tillförs även drivstegen 11 resp. 12. för att bilda tillstånden för (O,J%), dvs (0,1), (1,0) och (0,0). Utsignalernas flanker synkroniseras av registerklockan, och fördröjningsbalan- serade drivare anordnade i drivstegen 11,12 tillförsäkrar mycket liten förskjutning vid drivstegens utgångar.

I fig. 5 visas kodaren mer i detalj. Kodaren är här utförd i sk förladdad logik, vilken beskrivs i exempelvis Weste och Eshragian, "Principles of CMOS VLSI Design", Addison- Wesley, 1985. I figurerna betecknar de transistorer som har en inverterande ring på styret p-transistorer och de utan sådan ring betecknar n-transistorer. Varje register utgörs av ett p-block med övervägande p-transistorer och ett n- block med övervägande n-transistorer. Registren är inbördes sammankopplade såsom visas nederst i figuren, och har vid denna utföringsform funktionen av både logik och hållkrets.

Samtliga p- och n-block är anslutna till sina föregående och efterföljande n- resp. p-block, och styrs av framåt- klocksignaler, GW, Qm” och bakåtklocksignaler, bn, qm.

Ovan i mitten av figuren visas ett register bestående av ett p-block 27 och ett n-block 28.

Klocksignalerna till blocken alstras i en lokal klock- generatorkrets 24 utifrån den globala klocksignalen Q och indatat, D, och DN. D, och DN är två dataströmmar med samma datahastighet som klockfrekvensen, vilka kombineras i kodaren till en datahastighet motsvarande dubbla klock- frekvensen. Kombinationen sker så att vartannat utdata tas från D, och vartannat från DN. Såsom framgår av krets- schemat är framåtklockorna aktiva då DP, DN är höga, och bakåtklockorna är aktiva då DP, DN är låga. Klocksignalerna leds till själva registren, för att förflytta informationen däri framåt eller bakåt i ringen.

Utsignalerna 0,och Q,erhålles från signalerna Om, Om och On, Owzfrån N-block 1 och 2 resp. P-block 3 och 1. Dessa signaler leds till två utvärderingskretsar 25,26, en avsedd för Ch och en för 0,, med en dubblerad datahastighet, dvs en halv klockcykel per data. Från dessa utvärderingskretsar leds de resulterande signalerna till drivstegen.

Med hjälp av extern logik, i figuren i form av två p- och två n-transistorer 20, 21 resp. 22,23, kan kretsen auto- matiskt starta och upprätthålla ett církulerande mönster, i detta fall 0-0-1.

En utföringsform av drivstegen visas i fig. 6, vilken motsvarar de båda drivstegen 11 och 12 i fig. 2. På in- gången finns balanserande för-drivare 29. Dessa är anordna- de eftersom utsignalernatx och Oznåste växla samtidigt.

Utgången utgörs av en konventionell transistor-resistor- koppling, som alstrar de båda utsignalerna.

Drivstegen kan utformas som vilka binära drivsteg som helst, som kan anta två olika spänningsnivåer V5 resp.

Vh + V1. Vid höga datahastigheter föredrages att deras utgångsimpedans överensstämmer med den karakteristiska impedansen hos ledarparförbindelsen.

De binära drivstegen har vanligtvis ett läge som konsumerar mindre effekt än det andra, och genom att utnyttja detta läge för resp. drivsteg, då samma spänning önskas på de båda ledarna, reduceras drivstegens effektskonsumtion med ungefär en faktor 1/3, tack vare koden med tre nivåer.

Ledarparförbindelsen består av de två ledarna 3,4, t ex i form av två tryckta ledningar på multichipmodul eller kort, i form av två striplines på kort eller i form av två koaxi- alkablar. Ledarparet skall vara utformat så att de båda ledarna har väsentligen samma längd och samma egenskaper i övrigt. De signaler som översänds är lämpligen sant balans- erade, dvs de tre tillstånden kan endast skiljas åt genom att skillnaden i spänning mellan de två ledarna observeras och är oberoende av en störspänning mellan ledarparet och jord. Genom tillståndsförändringarna på ledarparet kan därvid mottagaren dels observera att en databit sänds, dels avgöra vilket värde denna databit har.

I fig. 7 visas mottagaren innefattande två komparatorer 30,31, en klockextraheringskrets 32 samt en avkodare 33, varvid de två sistnämnda lämpligen är utförda som asyn- krona, finita tillståndsmaskiner, AFSM. Komparatorerna 30, 31 avkänner skillnaden mellan spänningarna på de två ledar- na 3,4 i ledarparförbindelsen, och de har som utspänning signalerna Clresp. CP Komparatorerna är utformade så att den första har en omslagsspänning motsvarande en spännings- differens som är större än 0 V, av störokänslighetsskäl företrädesvis +V¶2, och den andra har en omslagsspänning motsvarande en spänningsdifferens som är mindre än 0 V, företrädesvis -VJ2. Vid den visade utföringsformen är två identiska komparatorer anslutna till ledarparet på ett korskopplat sätt, så att de avkänner de båda spännings- skillnaderna +VJ2, resp. -VJ2. Ett exempel på kurvformer som denna koppling ger upphov till visas i fig. 8, vilket motsvarar det i fig. 4 visade exemplet på kurvor som alst- rats i sändaren 1. Härvid ses att den första komparatorns utsignal C; går hög endast då spänningsdifferensen 0f

Claims (9)

'H 2 23 13 Patentkrav

1. Anordning för överföring av information från en första till en andra elektronisk enhet på ett balanserat ledarpar, varvid spänningsdifferensen mellan de två ledarna kan anta tre olika värden, vilka representerar var sitt av tre olika tillstånd (S1, S2, S3), k ä n n e t e c k n a d a v att endast växlingar mellan nämnda tillstånd innebär överföring av binära symboler, att varje växling representerar en enda symbol, och att symbolens värde entydigt bestäms av från vilket tillstånd och till vilket tillstånd växling sker.

2. Anordning enligt krav 1, k ä n n e t e c k n a d a v att varje ledares spänning (01, 02) kan anta två olika spänningsnivåer V0 resp. V0 + V1.

3. Anordning enligt något av krav 1 eller 2, k ä n n e - t e c k n a d a v att den andra elektroniska enheten innefattar två, till ledarparet anslutna komparatorer för detektering av tillstånden, varvid den första komparatorn har en omslagsspänning motsvarande en spänningsdifferens som är större än 0 V, företrädesvis V1/2, och den andra komparatorn har en omslagsspänning motsvarande en spän- ningsdifferens som är mindre än 0 V, företrädesvis -V1/2.

4. Anordning enligt något av krav 1-3, k ä n n e t e c k - n a d a v att en övergång från Sitill SLI innebär över- föring av en binär symbol med ett första värde, och en övergång från Sitill SH¿ innebär överföring av en binär symbol med ett andra värde, varvid i kan anta heltals- värdena 1,2,3 och är cykliskt.

5. Anordning enligt något av krav 1-3, k ä n n e t e c k - n a d a v att en övergång mellan ett första tillstånd S1 och ett andra tillstånd S2 innebär överföring av en binär 7:27- 14 symbol med ett första värde, en övergång mellan det första tillståndet S1 och ett tredje tillstånd S3 innebär över- föring av en binär symbol med ett andra värde, och en övergång mellan det andra tillståndet S2 och det tredje tillståndet S3 innebär överföring av en binär symbol med det första eller det andra värdet, i beroende av den rikt- ning, i vilken övergången sker.

6. Anordning enligt något av krav 1-5, k ä n n e t e c k - n a d a v att den första elektroniska enheten innefattar en kodare, till vilken matas en klocksignal och en data- signal, och två till kodaren anslutna drivsteg, vilkas respektive utgång är förbunden med var sin ledare i ledar- paret.

7. Anordning enligt krav 6, k ä n n e t e c k n a d a v att kodaren innefattar en dubbelriktad registerring.

8. Anordning enligt något av krav 1-7, k ä n n e t e c k - n e d a v att den andra elektroniska enheten innefattar en klockextraheringskrets, vilken extraherar en klocksignal ur spänningsdifferensens växlingar.

9. Anordning enligt något av krav 1-8, k ä n n e - t e c k n a d a v att den andra elektroniska enheten innefattar en avkodare för avkodning av den över ledarparet överförda informationen, vilken avkodare arbetar i beroende av aktuellt och närmast föregående tillstånd.