SE454731B

SE454731B - SCREEN CONSTRUCTED BY A MULTIPLE MODULE

Info

Publication number: SE454731B
Application number: SE8603933A
Authority: SE
Inventors: M K Grafstrom
Original assignee: Comview Ab
Priority date: 1986-09-18
Filing date: 1986-09-18
Publication date: 1988-05-24
Also published as: WO1988002162A1; SE8603933D0; EP0327539A1; JPH02500053A; SE8603933L

Description

454 751 rata informationerna lagrade i alla hâllkretsarna och att styra ak- tiveringsenheterna för raderna (eller kolumnerna) till aktiverin? i cyklisk sekvens. Ett exempel på ett sådant arrangemang för ele- ment med flytande kristall beskrivs i US 4 520 302. Även om en hel rad (eller kolumn) därvid lyser i taget har man ändå ett visst flim- mer, som är störande för betraktaren, speciellt om skärmen har stort format. Ett önskemål är därvid att minska flimret ytterligare- Ovan nämnda önskemål uppfylls av en bildskärm, som erhållit de i patentkravet 1 angivna kännetecknen. Ytterligare egenskaper h0S UPP* finningen anges i övriga patentkrav. 454 751 the information stored in all the holding circuits and to control the the activation units for the rows (or columns) of the activation? in cyclic sequence. An example of such an arrangement for liquid crystal element is described in US 4,520,302 row (or column) then lit at a time, you still have a certain flicker more, which is annoying to the viewer, especially if the screen is large format. A wish is then to reduce the flicker further. The above-mentioned wishes are fulfilled by a monitor, which has received the in the characteristics specified in claim 1. Additional features h0S UP * the finding is stated in other patent claims.

Bildskärmen är uppbyggd av ett flertal moduler, vilka var och en arbetar som en egen liten enhet, som i sig är en egen liten bild- skärm. Till varje enhet hör en underhållsdel, som i cyklisk sek- vens upptecknar en bild på sin egen lilla bildskärm av den infor- mation, som finns i ett modulminne. Informationen i modulminnet upp- dateras, när den inkommande videosignalen gäller för den del av hela bildskärmen, där modulen befinner sig.The monitor is made up of several modules, each of which works as its own small unit, which in itself is its own small screen. Each unit has a maintenance part, which in cyclic section vens records a picture on its own small display of the information information contained in a modular memory. The information in the module memory is dated, when the incoming video signal applies to that part of the entire monitor, where the module is located.

Genom att göra bildskärmen uppbyggd av moduler, som arbetar som självständiga egenheter, kan bildskärmar med olika former enkelt byggas upp av ett antal moduler med lika uppbyggnad och enkel ser- vice åstadkommas genom att en modul med felaktig komponent helt en- kelt byts ut. Dessutom erhålls ett betydligt lägre flimmer genom att varje modul har sitt eget drivsystem som uppdaterar all den på skärmen visade informationen i en egen och snabbare takt än infor- mationen på den inkommande videosignalen.By making the monitor made up of modules, which work as independent peculiarities, monitors with different shapes can be easily is made up of a number of modules with the same structure and simple service is achieved by a module with a faulty component completely kelt replaced. In addition, a significantly lower flicker is obtained through that each module has its own drive system that updates all of it on the screen displayed the information at its own pace and faster than the the incoming video signal.

Uppfinningen beskrivs närmare nedan under hänvisning till de bi- fogade ritningarna, där fig. 1 visar ett blockschema över moduluppbyggnaden och signal- överföringen till denna, fig. 2 visar ett blockschema över videogränssnittet för att lämna ägnade informations- och styrsignaler till modulkretsarnaï' fig. 3 visar ett blockschema över en modulkrets i principuppbygg- nad, fig. 4a - 4d visar överskådligt diagram över en del signaler i kretsen enligt uppfinningen, fig. Sa - Se visar i större tidsskala än i fig. 4a - 4d diagram 454 731 över olika signaler i kretsen enligt uppfinningen, fig. 6a - 6d visar ytterligare signaler i kretsen enligt uppfin- ningen och , fig. 7 visar en utföringsform av ett mera detaljerat blockschema över en modulkrets än fig. 3.The invention is described in more detail below with reference to the accompanying attached the drawings, there Fig. 1 shows a block diagram of the module structure and signal the transfer to this, Fig. 2 shows a block diagram of the video interface for leaving dedicated information and control signals to the module circuitsï ' Fig. 3 shows a block diagram of a module circuit in principle nad, Figs. 4a - 4d show a clear diagram of some signals in the circuit according to the invention, Fig. Sa - See shows on a larger time scale than in Fig. 4a - 4d diagram 454 731 over various signals in the circuit according to the invention, Figs. 6a - 6d show further signals in the circuit according to the invention. and Fig. 7 shows an embodiment of a more detailed block diagram over a modular circuit than Fig. 3.

I fig. 1 Visas att en videosignal, som exempelvis kan ha samma upp- byggnad och samma linje- och bildfrekvens som en standard TV-sig- nal, inmatas till ett gränssnitt 1. Gränssnittet 1 utvinner linje- och bildsynkinformation ur videosignalen, uppdelar videosignalen i lämpligt små tidsenheter, var och en avseende ett bildelement, och bildar adress för varje tidsenhet under avsökning av varje bild, samt bildar utsignal för varje bildelement av ägnad typ för tempo- rär lagring i ett minne. Utgångarna från gränssnittet är anslutna till ingångar på var och en av modulerna med delbildmatriser 2 i bildskärmen 3.Fig. 1 shows that a video signal, which for example can have the same building and the same line and frame rate as a standard TV signal input to an interface 1. Interface 1 extracts line and image sync information from the video signal, divides the video signal into suitably small time units, each relating to a pixel, and forms the address of each unit of time while scanning each image, and forms an output signal for each pixel of a suitable type for tempo store in a memory. The outputs from the interface are connected to inputs on each of the modules with field matrices 2 in monitor 3.

I fig. 2 visas en utföringsform på ett gränssnitt 1. En klocksig- nalgenerator 4 lämnar en klocksignal på en klocksignalutgång. Den inkommande videosignalen matas till en bildsynkdetektor 5, som de- tekterar bildsynksignaldelen i videosignalen och lämnar en signal på en återställningssignalutgång. Vid språngavsökning (interlacing) lämnas en signal per bildväxling och inte per delbildväxling. Inom uppfinningens ram finns således möjlighet att använda språngavsök- ning eller ej. Det beror något på vad skärmen skall användas till, om t.ex. TV-bilder eller datatext skall visas, och på den därav be- roende insignalen, om språngavsökning utnyttjas. I vissa fall är det tänkbart att den moduluppbyggda skärmen skall byggas av ett sådant antal moduler, att enbart varannan, var tredje linje eller . _ sa kan visas.Fig. 2 shows an embodiment of an interface 1. A clock signal generator 4 leaves a clock signal on a clock signal output. The the incoming video signal is fed to an image sync detector 5, which is detects the image sync signal portion of the video signal and outputs a signal on a reset signal output. In case of interlacing a signal is provided per image change and not per sub-image change. Within the framework of the invention, it is thus possible to use the jump scan or not. It depends a bit on what the screen is to be used for, if e.g. TV images or data text must be displayed, and on the depending on the input signal, if jump scan is used. In some cases is it is conceivable that the modular screen will be built by one such number of modules, that only every other, every third line or . _ sa can be displayed.

Videosignalen matas också till en linjesynkdetektor 6, som detek- terar linjesynksignaldelen i videosignalen. Utsignalen från linje- synkdetektorn 6 matas till en ställingång på klocksignalggneratorn 4 för att justera klocksignalgeneratorn vid början av varje linje.The video signal is also fed to a line sync detector 6, which detects ter the line sync signal part of the video signal. The output signal from the line the sync detector 6 is fed to a position input of the clock signal generator 4 to adjust the clock signal generator at the beginning of each line.

Skälet till detta är att undvika ryck i sidled i bilden p.g.a. små tidsskillnader i klockningen av varje linje i bilden.The reason for this is to avoid jerking laterally in the image due to small time differences in the clocking of each line in the image.

Räkneenheten innefattar två räknare 7a, 7b i serie. Den första räk- naren 7a räknar lika många klockpulser som antalet bildpunktsupp- 454 751 delningar (M) utmed en linje i.varje delbildsmatris i en modul 2 och sänder en puls på utgången när den räkningen är klar. Den and- ra räknaren 7b erhåller pulserna från den första räknaren 7a och ändrar således räkneställning för varje puls från räknaren 7a.The counting unit comprises two counters 7a, 7b in series. The first count 7a counts as many clock pulses as the number of pixel 454 751 divisions (M) along a line in each frame matrix in a module 2 and sends a pulse on the output when that count is complete. The and- The counter 7b receives the pulses from the first counter 7a and thus changes the counting position for each pulse from the counter 7a.

Räknaren 7b, kallad a-räknaren, har således på sin parallellutgång en räkneställning som representerar delbildmatriserna 2 i a-rikt- ningen (se fig. 1), kallad a-adressen, för modulerna. Linjesynk- detektorns 6 utsignal är matad till a-räknarens 7b återställningsin- gång för att återställa räknaren 7b till 0 inför mottagning av var- je ny linje i videosignalen.The counter 7b, called the a-counter, thus has its parallel output a counting representation representing the field matrices 2 in the a-direction (see Fig. 1), called the a-address, for the modules. Line sync the output signal of the detector 6 is fed to the reset setting of the a-counter 7b time to reset the counter 7b to 0 before receiving each is a new line in the video signal.

Linjesynkdetektorns 6 utsignal är också matad till ställingången på en räknare 8a, som räknar till samma tal som antalet linjer i en delbildmatrís 2, ﬁàæ:det att den lämnar en puls på sin utgång. En räknare 8b har ingången ansluten till räknarens 8a utgång och fram- stegas för varje puls, vilket innebär att räkneställningen på dess parallellutgång representerar adressen i b-riktningen (se fig. 1) för den modul, som är aktuell för att erhålla videoinformationen i den inkommande videosignalen.The output signal of the line sync detector 6 is also supplied to the position input on a counter 8a, which counts to the same number as the number of lines in a frame matrix 2, ﬁ àæ: the fact that it leaves a pulse on its output. One counter 8b has the input connected to the output of the counter 8a and step for each pulse, which means that the count on its parallel output represents the address in the b-direction (see fig. 1) for the module, which is relevant for obtaining the video information in the incoming video signal.

Videosignalen är också ansluten till ingången på en omvandlare 9.The video signal is also connected to the input of a converter 9.

Utsignalen från klocksignalgeneratorn 4 är matad till en klockin- gång på omvandlaren 9. Data representerande gråskalan och eventu- ellt färginformationen hos videosignalen matas fram på omvandlarens 9 utgång eller utgångar i takt med klocksignalen. Omvandlarens 9 utgång kan vara en parallellutgång med digital representation av gråskalan eller en utgång med en analog signal.The output signal from the clock signal generator 4 is fed to a clock input time on the converter 9. Data representing the grayscale and any or the color information of the video signal is fed to the converter 9 output or outputs in time with the clock signal. The converter's 9 output can be a parallel output with digital representation of the gray scale or an output with an analog signal.

I fig. 3 visas ett blockschema över en modul med en delbildmatrís med M x N bildpunkter eller pixels. M är antalet bildpunkter utmed en linje i matrisen och N är antalet linjer. Alla modulerarna har likadan uppbyggnad. Den enda skillnaden är att en adressavkodare 10 ansluten att på sin ingång mottaga a- och b-adressignalen från gränssnittet är försedd med individuella adresser anpassade till delbildmatrisens placering i bildskärmen 3. I adressavkodåren 10 är nämligen den a- och b-adresskombination lagrad, vilken hör till den delbildmatrís 2 i den totala matrisen 3 (se fig. 1), som modu- len hör till. Där den inkommande adressen stämmer överens med den lagrade adressen är adressavkodarens 10 utsignal S hög annars låg (det omvända förhållandet är även tänkbart). 454 731 I fig. 4a visas den till gränssnittet 1 inkommande videosignalen.Fig. 3 shows a block diagram of a module with a frame matrix with M x N pixels or pixels. M is the number of pixels along one line in the matrix and N is the number of lines. All the modules have similar structure. The only difference is that an address decoder 10 connected to receive at its input the a- and b-address signal from the interface is provided with individual addresses adapted to the position of the sub-matrix in the monitor 3. In the address decoder 10 is namely, the a- and b-address combination stored, which belongs to the sub-matrix 2 in the total matrix 3 (see Fig. 1), which is modulated len belongs to. Where the incoming address matches it stored address, the output signal S of the address decoder 10 is high otherwise low (the reverse relationship is also conceivable). 454 731 Fig. 4a shows the video signal incoming to the interface 1.

I fig. 4b visas en lämplig återställningssignal erhållen från bild- synkdetektorn 5 i fig. 2. I fig. 4c visas linjesynksignalen från linjesynkdetektorn 6 i fig. 2. I fig. 4d visas den signal S, som erhålls från adressavkodaren 10 för den av modulerna 2 som är pla- cerad i övre vänstra hörnet i bildskärmen 3 i fig. 1 och som har beteckningen 0,0.Fig. 4b shows a suitable reset signal obtained from the image the sync detector 5 in Fig. 2. In Fig. 4c the line sync signal from is shown line sync detector 6 in Fig. 2. Fig. 4d shows the signal S, which obtained from the address decoder 10 for the one of the modules 2 which is located in the upper left corner of the monitor 3 in Fig. 1 and which has the designation 0.0.

I fig. 4a visas bildsynksignaldelen mellan tidpunkterna tï och t2.Fig. 4a shows the image sync signal part between the times t1 and t2.

Under denna del är återställningssignalen negativ. Vid återställ- ningssignalens slut erhålls signalpulsen S direkt efter varje lin- jesynkpuls. Med exempelvis fem matriser utmed en rad upptar varje puls S en femtedel av varje linjeinformationsdel av videosignalen.During this part, the reset signal is negative. When restoring At the end of the transmission signal, the signal pulse S is obtained immediately after each jesynk pulse. With, for example, five matrices along a row occupying each pulse S one-fifth of each line information portion of the video signal.

Av fig. 4d framgår också att inga pulser S erhålls före bildväxlin- gen mellan t1 och t2, vilket beror pâ att b-adressdelen i adress- signalen ej finns lagrad i adressavkodaren 10 för denna del av vi- deosignalen, eftersom videoinformationssignaler här skall skrivas i moduler i understa raden av moduler ((0,B) - (A,B)) och inte i den översta, som vi har tagit som exempel.Fig. 4d also shows that no pulses S are obtained before the image exchange between t1 and t2, which is because the b-address part of the address the signal is not stored in the address decoder 10 for this part of the deo signal, since video information signals are to be written here in modules in the bottom row of modules ((0, B) - (A, B)) and not in the top, which we have taken as an example.

I fig. 5a visas videosignalen mellan tidpunkterna tz och t3 i stör- re Skala än i fig. 4a. I fig. 5b Visas klocksignalen. Av åskådlig- hetsskäl är i figurerna klocksignalfrekvensen visad mycket lägre än vad den är i verkligheten. En lämplig delbildmatris i en modul in- nefattar 1024 pixels anordnade i 32 rader och 32 kolumner. Om bild- skärmen skall Visa färgbilder innefattar varje bildpunkt eller pixel tre eller fyra lysdioder eller lampor. Detta innebär att varje mo- dul kan innefatta 3072 eller 4096 lysdioder eller lampor.Fig. 5a shows the video signal between the times tz and t3 in the magnitude re Scale than in Fig. 4a. Fig. 5b shows the clock signal. Of visual- For reasons of efficiency, the clock signal frequency is shown in the figures to be much lower than what it is in reality. A suitable frame matrix in a module is included. comprises 1024 pixels arranged in 32 rows and 32 columns. About image The screen should display color images including each pixel or pixel three or four LEDs or lamps. This means that each dul may include 3072 or 4096 LEDs or lamps.

Videosignalen i fig. Sa är i det visade exemplet indelad i fem de- lar (framgår främst av fig. Sd) var och en motsvarande en modul i en rad. Den i fig. 5b visade klocksignalen har sex pulser för var- je femtedel av videoinsignalen i stället för 32. I fig. 5c visas bildinformationen i videosignalen såsom en trappstegskurva_med sampling vid varje klockpuls. Fig. 5d visar de tider under vilka resp. moduler i en rad är aktiverade under videosignalen under för- utsättning att information beträffande linjen skall skrivas in i ifrågavarande modul. Delbildmatriserna 2 i fig. 1 är ju beteckna- de med (0,0)"(A,B) där den första siffran betecknar kolumnen (a- riktningen) och den sista siffran betecknar raden (b-riktningen) 454 731 för delbildmatrisen i hela bildmatrisen 3. I fig. Sd anges med O...A de resp. delbildmatriserna utmed en rad. Fig. 5e visar signalen S för modulen 0,0.The video signal in Fig. 5a is in the example shown divided into five parts. (shown mainly in Fig. Sd) each corresponding to a module in a line. The clock signal shown in Fig. 5b has six pulses for each one-fifth of the video input instead of 32. Fig. 5c shows the image information in the video signal such as a step curve_med sampling at each clock pulse. Fig. 5d shows the times during which resp. modules in a row are activated during the video signal during postponement that information regarding the line is to be entered in the module in question. The sub-matrix arrays 2 in Fig. 1 are, after all, those with (0,0) "(A, B) where the first digit denotes the column (a- direction) and the last digit denotes the line (b-direction) 454 731 for the sub-picture matrix in the whole picture matrix 3. In Fig. Sd is indicated by O ... A de resp. the image matrices along a row. Fig. 5e shows the signal S for the module 0.0.

I fig. 3 är klocksignalen med klockpulser (fig. Sb) från gränssnit- tet 1 matade till ställingången på en skrivräknare 11. Signalen S (fig. Se) från adressavkodaren 10 är kopplad till en aktiverings- ingâng på skrivräknaren 11. Skrivräknaren 11 räknar uppåt för varje klockpuls under förutsättning att signalen S är hög. Skrivräknarna i alla modulerna nollställs av återställningssignalen från gränssnit- tet 1.In Fig. 3, the clock signal with clock pulses (Fig. Sb) from the interface 1 was fed to the position input on a write counter 11. The signal S (Fig. Se) from the address decoder 10 is connected to an activation input on the write counter 11. The write counter 11 counts upwards for each clock pulse provided that the signal S is high. The typewriters in all modules is reset by the reset signal from the interface tet 1.

Utgången från skrivräknaren 11 är företrädesvis en parallellutgång SR med digital representation av räknarens 11 räkneställning. Signa- len SR ändras under signalens S varaktighet. Utgången SR är kopplad till ena ingången till en multiplexenhet 12. Adressavkodarens 10 ut- signal S är kopplad till en styrenhet på enheten 12. När signalen S är hög, kopplar multiplexenheten 12 ingången med signalen SR till sin utgång, som i sin tur ärkopplad till adressingången på ett mo- dulminne 13 med M x N adresser, dvs lika många adresser som del- bildmatrisen 2.The output of the write counter 11 is preferably a parallel output SR with digital representation of the counter 11's counting position. Signal the SR changes during the duration of the signal S. The output SR is connected to one input of a multiplexer 12. The output of the address decoder 10 signal S is connected to a control unit on unit 12. When the signal S is high, the multiplexer 12 connects the input with the signal SR its output, which in turn is connected to the address input on a cache 13 with M x N addresses, ie as many addresses as image matrix 2.

Adressavkodarens 10 utsignal S är också kopplad till en skrivingång på modulminnet 13, som ställs i inskrivningsmod, när signalen S är hög. Modulminnet 13 erhåller datasignalen från omvandlaren 9 i gränssnittet i fig. 2. Under hög signal S skrivs den inkommande vi- deosignalen successivt in i modulminnets 13 adresser, som ges av signalen SR. Under låg signal S är minnet 13 i läsmod.The output signal S of the address decoder 10 is also connected to a write input on the module memory 13, which is set in write mode, when the signal S is high. The module memory 13 receives the data signal from the converter 9 in the interface in Fig. 2. Under high signal S, the incoming the deo signal successively into the addresses of the module memory 13, which are given by the signal SR. During low signal S, the memory 13 is in read mode.

Modulminnet 13 är företrädesvis ett digitalt minne och då är omvand- laren 9 (fig. 2) en analog/digital-omvandlare, och datasignalen överförs från omvandlaren 9 i form av en digital signal på en paral- lelledning. Det är emellertid också möjligt att ha ett analogt min- ne som modulminnet 13. Omvandlaren 9 omvandlar då videosignalen till lämpliga nivåer att lagras i modulminnet 13. Datasignalernä'överförs då via en enkelledare.The module memory 13 is preferably a digital memory and then the (Fig. 2) an analog-to-digital converter, and the data signal transmitted from the converter 9 in the form of a digital signal on a parallel lead line. However, it is also possible to have an analogous minimum ne as the module memory 13. The converter 9 then converts the video signal to appropriate levels to be stored in the module memory 13. The data signals are not transmitted then via a single conductor.

När signalen S blir låg, kopplas multiplexenheten 12 om till att överföra en läsadressignal LR till modulminnet 12, som då också ställs i läsmod. 454 731 Den inkommande videosignalen är oftast upptagen med linjesvep, så att informationer beträffande olika linjer kommer efter varandra.When the signal S becomes low, the multiplexer 12 is switched to transfer a read address signal LR to the module memory 12, which then also put in reading mode. 454 731 The incoming video signal is usually busy with line sweep, so that information regarding different lines comes one after the other.

Det är uppenbart att inkommande information skrivs in i modulmin- net 13 i den ordningsföljd den inkommer. Vid avläsning av minnet 13 för uppdatering av den på delbildmatrisen visade bilden är man där- emot icke beroende av ordningsföljden för inskrivningen. Detta inne- bär att man kan välja fritt om man vill låta hela linjer eller he- la kolumner visas i vald sekvens.It is obvious that incoming information is entered in the module memory. net 13 in the order in which it is received. When reading the memory 13 to update the image shown on the frame matrix, you are against not dependent on the order of enrollment. This means carries that you can choose freely if you want to let whole lines or columns appear in the selected sequence.

I fig. 3 visas en utföringsform med kolumnvis visning, dvs av sek- ventiell visning av vertikala rader, vilka t.ex. vandrar från väns- ter till höger. Det är precis lika möjligt att använda vilken annan ordningsföljd som helst än löpande följd, t.ex. sprängvisning e.d.Fig. 3 shows an embodiment with column-by-side display, i.e. of the vential display of vertical rows, which e.g. wandering from friend to the right. It is just as possible to use any other sequence any other than continuous sequence, e.g. explosion view e.d.

Pulskretsen 14 lämnar alternerande pulståg och pulstâgsmellanrum, såsom kommer att förklaras närmare nedan (fig. 6b). Varje pulståg innefattar lika många pulser som antalet bildlinjer (N). Pulskret- sens 14 utsignal F matas till en läsräknare 15 med M x N räknesteg.The pulse circuit 14 leaves alternating pulse trains and pulse train gaps, as will be explained in more detail below (Fig. 6b). Every pulse train includes as many pulses as the number of picture lines (N). Pulse circuit Sense 14 output F is fed to a read counter 15 with M x N counting steps.

Utgàngen på läsräknaren 15 är signalen LR, som via multiplexenheten 12 är kopplad till modulminnets 13 adressingàng.The output of the read counter 15 is the signal LR, as via the multiplexer 12 is connected to the address input of the module memory 13.

Till minnets 13 datautgâng är en enhet 16 kopplad, som innehåller lika många delkretsar som antalet linjer (N) i delbildmatrisen 2.A unit 16 is connected to the data output of the memory 13, which contains as many sub-circuits as the number of lines (N) in the sub-matrix 2.

Den del av signalen LR, som representerar n-delen av adressen till modulminnet 13 är även kopplad till enheten 16. Varje delkrets i enheten 16 innefattar en omvandlingsdel, som omvandlar datainnehål- let i den adresserade cellen i modulminnet i lämplig form för mat- ning till en underhållningskrets. Denna underhållningskrets kan va- ra hållkrets, och då är omvandlingskretsen en digital/analog-omvand- lare. Underhâllningskretsen kan också vara en pulskvotsmodulerad krets, som arbetar med flera cykler med cyklisk rotation och då är omvandlingskretsen en krets för att behålla informationen och ge lämplig styrning till denna krets. Den del av signalen LR med n- adressen som är kopplad till enheten 16 aktiverar delkretsarna i den- na i sekvens att mottaga information i de i sekvens adresserade min- nescellerna i minnet 13 för temporär lagring.The part of the signal LR, which represents the n-part of the address of the module memory 13 is also connected to the unit 16. Each sub-circuit i the unit 16 comprises a conversion part, which converts the data contents in the addressed cell in the module memory in the appropriate form for to an entertainment circuit. This entertainment circuit can be holding circuit, and then the conversion circuit is a digital / analog conversion lare. The maintenance circuit can also be a pulse ratio modulated circuit, which works with several cycles of cyclic rotation and then is the conversion circuit a circuit to retain the information and provide appropriate control for this circuit. The part of the signal LR with n- the address connected to the unit 16 activates the sub-circuits in the sequence to receive information in the sequence addressed in the sequence. the nasal cells in the memory 13 for temporary storage.

En drivenhet 18 har en utgång för varje kolumn i delbildmatrisen 2.A drive unit 18 has an output for each column in the frame matrix 2.

Den del av signalen LR, som representerar m-delen, dvs adressdelen för linjeriktningen, av adressen till modulminnet 13 är även kopp- lad till en adressingång på drivenheten 18. Drivenheten aktiverar 454 731 den utgång, som svarar mot den inkommande adressen.The part of the signal LR, which represents the m-part, ie the address part for the line direction, of the address of the module memory 13 is also add an address input to the drive 18. The drive activates 454 731 the output, which corresponds to the incoming address.

Signalen S är även kopplad till styringångar på läsräknaren 15 och enheten 16, för att inaktivera dessa kretsar under intervall med inskrivning i minnet 13. I stället för att inaktivera räknaren 15 kan pulskretsen 14 inaktiveras. Under varje pulstâg får sålunda var- je hållanordning i enheten 16 ny information och denna visas i en vertikal rad på bildmatrisen bestämd av drivenheten 18. Det går in- te att ha alltför kort upplysningstid av en kolumn. Därför är puls- tâgsmellanrummen avpassade till att ge den erforderliga långa upp- lysningstiden. Upplysningstiden för en kolumn är lika med 1/(upp- dateringshastigheten x M). Uppdateringshastigheten bör vara 70 ggr/ sek. och däröver för flimmerfri bild. Uppdateringshastigheter över 100 ggr/sek. är emellertid onödigt att sträva efter. En lämplig upplysningstid är ungefär 0,3 ä 0,5 ms under förutsättning att M = 32.The signal S is also connected to control inputs on the reading counter 15 and unit 16, to deactivate these circuits at intervals of writing in memory 13. Instead of disabling the counter 15 the pulse circuit 14 can be deactivated. During each pulse train, each holding device in the unit 16 new information and this is displayed in a vertical row on the image matrix determined by the drive unit 18. It is possible to tea to have too short an illumination time of a column. Therefore, the pulse train intervals adapted to provide the required long the clearing time. The exposure time for a column is equal to 1 / ( dating rate x M). The refresh rate should be 70 times / sec. and above for flicker-free image. Update speeds over 100 times / sec. however, is unnecessary to strive for. A suitable illumination time is approximately 0.3 to 0.5 ms provided that M = 32.

Fig. 7 visar en lämplig utföringsform för en modulenhet. Gränssnit- tet 1 har sin adressutgång MS O - MS 7 kopplad till en adressavko- dare 20.Fig. 7 shows a suitable embodiment for a module unit. Interface 1 has its address output MS 0 - MS 7 connected to an address decoder dare 20.

Signalen S (fig. 4d, Se) på dess utgång är kopplad till ena ingången på en OCH-grind 21, till vars andra ingång klocksignalen KLOCK 1 från gränssnittet 1 är kopplad. OCH-grindens 21 utgång är kopplad till en skrivräknare 22, som t.ex. kan vara en 10 bits räknare. Återställningssignalen RESET från gränssnittet 1 är ansluten till räknarens 22 återställningsingång.The signal S (Fig. 4d, Se) at its output is connected to one input on an AND gate 21, to the second input of which the clock signal CLOCK 1 from interface 1 is connected. The output of AND gate 21 is connected to a write counter 22, such as can be a 10 bit counter. The reset signal RESET from interface 1 is connected to the reset input of the counter 22.

En multiplexenhet 23 styrs av signalen S att koppla signalen SR el- ler signalen LR till sin utgång. Multiplexenhetens 23 utgång är kopplad till adressingången pà modulminnet 24, som är uppdelat i en röd-, en grön- och en blå~minnesdel. Gränssnittet 1 utför härvid i sin omvandlare 9 en uppdelning av videosignalen i en röd, en grön och en blå signal och lämnar de tre digitaliserade utsignalerna på var sin parallelldatabuss, som är kopplad till var sin minnes- del i minnet 24.A multiplexing unit 23 is controlled by the signal S to connect the signal SR or the signal LR smiles to its output. The output of the multiplexer 23 is connected to the address input of the module memory 24, which is divided into a red, a green and a blue memory part. Interface 1 performs in this case in its converter 9 a division of the video signal into a red, a green and a blue signal and leaves the three digitized outputs on each parallel data bus, which is connected to each memory part of memory 24.

I denna utföringsform visas bilden linje för linje i bildmatrisen till skillnad mot utföringsformen i fig. 3. Databussen för rödmin- nesdelen är även kopplad till en digital/analog-omvandlare 25. 454 731 9 _..In this embodiment, the image is displayed line by line in the image matrix in contrast to the embodiment in Fig. 3. The data bus for the nes part is also connected to a digital / analog converter 25. 454 731 9 _ ..

Omvandlarens 25 utgång är kopplad till en analog multiplexenhet 26 med flera, t.ex. 32, utgångar. Till varje utgång är ett driv- steg för en lyspunkt kopplad. I den visade utföringsformen utgör styrsteget av en fälteffekttransistor 27 med styret kopplat till multiplexenheten 26, emittern kopplad till jord och kollektorn till alla lyspunkter över varandra, dvs med samma placering i linjen i alla linjerna i delbildmatrisen 2. En hållkondensator 28 är kopplad mellan styret och emittern. Databussen för grönminnet är på samma sätt kopplad till en digital/analog-omvandlare 29, vars utgång är kopplad till en analog multiplexenhet 30 av samma typ som multiplex- enheten 26 och med drivsteg av samma typ till varje lyspunkt. Data- bussen för blàminnet är likaså kopplad till en digital/analog-omvand- lare 31, vars utgång är kopplad till en analog multiplexenhet 32 av samma typ som multiplexenheten 26.The output of the converter 25 is connected to an analog multiplexer 26 and more, e.g. 32, outputs. To each output is a drive steps for a bright spot connected. In the embodiment shown, the control stage of a field effect transistor 27 with the control connected the multiplexer 26, the emitter connected to ground and the collector to all points of light above each other, ie with the same location in the line in all the lines in the frame matrix 2. A holding capacitor 28 is connected between the board and the emitter. The data bus for the green memory is the same method connected to a digital / analog converter 29, the output of which is connected to an analog multiplexer 30 of the same type as the multiplexer unit 26 and with drive stages of the same type to each light point. Data- the blue memory bus is also connected to a digital / analog converter. 31, the output of which is connected to an analog multiplexer 32 of same type as the multiplexer 26.

Det är lämpligt att placera lyspunkterna för en pixel i en fyrkant och då ha en röd, en grön och två blåa lyspunkter. Av detta skäl är från varje utgångslinje på multiplexenheten 32 en dubbel drivenhet innefattande tvâ fälteffekttransistorer 33 och 34 kopplade på liknan- de sätt som fälteffekttransistorn 27. Kollektorn på transistorn 33 är kopplad till den ena blålyspunkten B1 och kollektorn på den and- ra transistorn 34 till den andra blålyspunkten B2. De tre multiplex- enheterna 26, 30 och 32 styrs samtidigt av en adressignal LOW på en adressingång. Signalen LOW är m~adressdelen av signalen LR, som via multiplexenheten 23 kopplas till minnets 24 adressingång. Denna m-adressdel kommer från utgången på en m-adressräknare 35. Om t.ex.It is advisable to place the bright spots of a pixel in a square and then have a red, a green and two blue bright spots. For this reason is from each output line of the multiplexer 32 a dual drive unit comprising two field effect transistors 33 and 34 connected on similar the methods of the field effect transistor 27. The collector of the transistor 33 is connected to one blue light point B1 and the collector on the other transistor 34 to the second blue light point B2. The three multiplex- units 26, 30 and 32 are simultaneously controlled by an address signal LOW on an address input. The signal LOW is the m ~ address part of the signal LR, which via the multiplexer 23 is connected to the address input of the memory 24. This m-address part comes from the output of an m-address counter 35. If e.g.

M = 32 är denna en 5 bits räknare och är anordnad att räkna från 0 till 31. Vid 32 nollställs räknaren. Räknaren 35 räknar de pulser från en oscillator 36, som via två OCH-grindar 37 och 38 matas till räknaren 35. Oscillatorns 36 utsignal KLOCK 2 visas i fig. 6a. OCH- grindarnas funktion kommer att klargöras närmare nedan. OCH-grinden 38 har på en inverterad ingång signalen S från adressavkodaren 20, så att signalen F spärras under tiden med inskrivning i minnet 24.M = 32, this is a 5 bit counter and is arranged to count from 0 to 31. At 32, the counter is reset. The counter 35 counts the pulses from an oscillator 36, which is supplied via two AND gates 37 and 38 the counter 35. The output signal of the oscillator 36 CLOCK 2 is shown in Fig. 6a. AND- the function of the gates will be clarified in more detail below. AND gates 38 has on an inverted input the signal S from the address decoder 20, so that the signal F is blocked during the time of writing in the memory 24.

När räknaren 35 nollställs av den trettioandra pulsen av en serie pulser från oscillatorn 36, ger den via en speciell utgång en "1"- signal till återställningsingången på en bistabil RS-vippa 39. Vip- pans Q-utgång blir då låg. Denna utgång är kopplad till en ingång på OCH-grinden 37, varigenom denna icke längre släpper fram några 454 731 10 pulser från oscillatorn 36. Utsignalen F från grinden 37 visas i fig. 6b. Samtidigt blir RS-vippans Ö-utgång "1"-ställd. Ö-utgången är kopplad till ena ingången på en OCH-grind 40, till vars andra ingång oscillatorns 36 utgång också är kopplad. OCH-grinden 40 släp- per då igenom pulsen KLOCK 2, visad i fig. 6a, från oscillatorn 36 till sin utgång, som är kopplad till en räknare 41. Denna räknare 41 räknar ett stort antal pulser, t.ex. 384, innan den avger en "1"- signal på sin utgång. Det är denna räknare 41, som ger signaluppe- hållet mellan varje pulståg, såsom tidigare nämnts. Signalen Ö vi- sas i fig. 6c. "1"-signalen från räknaren 41 matas till ingången pâ en n-adress- räknare 42, som då räknar upp ett steg. "1“-signalen från räknaren 41 matas också till ställingången på SR-vippan 39, så att denna åter ställs så att Q-signalen blir hög och Ö-signalen blir låg. Därigenom släpper OCH-grinden 37 åter igenom signalen KLOCK 2 från oscillatorn 36 och OCH-grinden 40 spärrar signalen KLOCK 2 från att matas till räknaren 41 och cykeln, som börjar med uppräkning av M-adressräkna- ren 35 börjar om på nytt. Utsignalen Ö från vippan 39 visas i fig. 6c.When the counter 35 is reset by the thirty-second pulse of a series pulses from the oscillator 36, gives it via a special output a "1" - signal to the reset input on a bistable RS flip-flop 39. the pan's Q output will then be low. This output is connected to an input on the AND gate 37, whereby it no longer releases any 454 731 10 pulses from the oscillator 36. The output signal F from the gate 37 is shown in Fig. 6b. At the same time, the RS output of the RS rocker is set to "1". The island exit is connected to one input on an AND gate 40, to the other input The output of oscillator 36 is also connected. AND gate 40 trailer then through the pulse CLOCK 2, shown in Fig. 6a, from the oscillator 36 to its output, which is connected to a counter 41. This counter 41 counts a large number of pulses, e.g. 384, before giving a "1" - signal at its output. It is this counter 41 which provides the signal the distance between each pulse train, as previously mentioned. The signal Ö vi- sas in Fig. 6c. The "1" signal from the counter 41 is applied to the input of an n-address counter 42, which then counts up one step. "1" signal from the counter 41 is also fed to the position input on the SR rocker 39, so that this again is set so that the Q signal becomes high and the Ö signal becomes low. Thereby lets the AND gate 37 through again the CLOCK 2 signal from the oscillator 36 and AND gate 40 blocks the CLOCK 2 signal from being supplied the counter 41 and the cycle, which begins with the enumeration of the M-address counter clean 35 starts over. The output signal Ö from the flip-flop 39 is shown in Fig. 6c.

Utgângen på n-adressräknaren 42 är LR-signalens n-del. Utsignalen från n-adressräknaren 42 matas till adressingången på en analog multiplexenhet med måga utgångar, t.ex. 32, för aktivering av den av n-adressen givna raden i bildmatrisen 2. Ett exempel på en driv- anordning för en hel rad visas ocksâ. I fig. 6d illustreras att lin- jerna 0, 1... aktiveras successivt. Drivanordningen innefattar en NPN-transistor T1 med basen kopplad till ena utgången på multiplex- enheten 43, emittern kopplad till jord och kollektorn till en för- bindningspunkt för två motstånd R1 och R2. Eftersom varje pixel om- fattar fyra lyspunkter, vilka är placerade i två linjer, driver var- je utgång på multiplexenheten 43 två dellinjer i bildmatrisen av vil- ka den ena innehåller lyspunkterna R,G för rött och grönt och den andra de båda blå lyspunkterna B1, B2. Därför är tvâ PNP-transisto- rer T2 och T3 med sina baser via var sitt av motstånden R1¿_R2 kopp- lade till transistorns T1 kollektor och med sina emittrar till var sin spänningskälla V1 och V2. Den ena transistorns T2 kollektor är kopplad till R,G-linjen och den andra transistorns T3 kollektor till B1, B -linjen i en linje med M pixel,var och en bestående av fyra 2 lyspunkter arrangerade i två dellinjer.The output of the n-address counter 42 is the n-part of the LR signal. The output signal from the n address counter 42 is fed to the address input of an analog multiplex unit with multiple outputs, e.g. 32, for activating it of the n-address given the line in the image matrix 2. An example of a device for a whole row is also shown. Fig. 6d illustrates that the line jerna 0, 1 ... is activated successively. The drive device comprises a NPN transistor T1 with the base connected to one output of the multiplex unit 43, the emitter connected to earth and the collector to a bonding point for two resistors R1 and R2. Because each pixel is takes four light points, which are placed in two lines, drives each output on the multiplexer 43 two sub-lines in the image matrix of the one contains the bright spots R, G for red and green and it other the two blue light points B1, B2. Therefore, two PNP transistors are T2 and T3 with their bases via each of the resistors R1¿_R2 copper added the collector of the transistor T1 and with its emitters to each its voltage source V1 and V2. The collector of one transistor T2 is connected to the R, G line and the collector of the other transistor T3 to The B1, B line in a line of M pixels, each consisting of four 2 bright spots arranged in two sub-lines.

Många modiferingar är möjliga inom ramen för uppfinningen.Many modifications are possible within the scope of the invention.

Claims

454 731 11 * - Patent claim

A monitor with pixels placed in a two-dimensional raster, which screen is of the type for which the video signal for an entire image is arranged to be continuously written into a memory for separate pixel storage point by point and for which an image recording device in cyclic sequence retrieves information from the memory for an entire row or column in the memory at a time and activates the pixels in this row or column according to information in the memory, characterized in that the monitor is made up of a plurality of modules, each of which one operates as an independent unit and each in itself is its own small modular monitor (2) of the type indicated in the preamble with its own separate control arrangements, the memory for the entire monitor being divided into separate memory units, of which a modular memory ( 13; 24) is arranged for each module, that a write arrangement (10, 11; 20-22) is arranged for each module memory, which arrangement detects the time intervals when it is received. the video signal refers to the image area of the module and then writing in appropriate parts of the module memory causes a separate maintenance arrangement (14-18; 25-43) for each module is arranged to activate the pixels in the module screen in a cyclic sequence in a row or column in accordance with the information written in the module memory independently in relation to the enrollment arrangement and with independent equipment in relation to other modules.

2. A display device according to claim 1, characterized in that the writing arrangement is arranged to temporarily stop the maintenance arrangement within time intervals with writing in the memory.

Display device according to claim 1, characterized in that the writing arrangement is arranged to temporarily prevent address signals to the module memory from the maintenance arrangement from reaching the memory during writing. __.

Monitor device according to one of the preceding claims, characterized in that the maintenance arrangement is arranged to control the drive stages at a faster rate than the registration arrangement performs registration in the module memory (13:24). 454 731 12 __ '-

Display device according to one of the preceding claims, characterized in that the maintenance arrangement is arranged to provide addresses to the module memory (24) in sequences at the same number of successive addresses as the number of pixels along a row or column and with a pause before the start of next sequence for activating the next row or column, which pause is adapted to the predetermined time to keep a row or column in the module screen (2) lit.

Display device according to claim 5, characterized in that each drive stage comprises a digital / analog converter (25, 29, 31) connected to the data bus of the module memory (24) and a holding circuit (27, 28) connected to all the light points in a row , and that all the holding circuits receive a changed level in sequence during each sequence of successive addresses to the module memory (24) from the maintenance arrangement, which level is maintained to the next sequence of addresses.

Display device according to claim 5, characterized in that each drive stage comprises a device for temporarily storing memory information connected to the data bus of the module memory (24) and a pulse ratio modulation device operating in cyclic rotation, the devices for temporary storage receiving new information in sequence during each sequence of successive addresses to the module memory (24) and each pulse ratio modulation device performs the pulse ratio modulation with the information in its associated temporary storage device.