Claims (1)
Программируемое устройство для логического управления электроприводами и сигнализацией, содержащее входной и выходной блоки, блок оперативной памяти, генератор импульсов, связанный с блоком синхронизации, адресные и командные шины, связанные с программным блоком, и блок коммутационно-вычислительный с входящими в него трехвходовым дешифратором, элементами 2-2И-2ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ, элементом И и первой управляемой ячейкой памяти, где дешифратор связан выходами с первыми входами элемента 2-2И-2ИЛИ, вторые входы которого подключены к выходам блоков входного и оперативной памяти, а выход элемента 2-2И-2ИЛИ связан с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен через элемент И с управляющим входом первой ячейки памяти, отличающееся тем, что, с целью повышения быстродействия устройства, в блок коммутационно-вычислительный введены второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, третья шина синхронизации, элемент ИЛИ, второй двухвходовый элемент И, элемент НЕ, вторая ячейка памяти и два трехвходовых элементов И, причем вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к выходу первой ячейки памяти, а выход через элемент ИЛИ и второй двухвходовый элемент И подключен к управляющему входу второй ячейки памяти, выходы трехвходовых элементов И соединены с соответствующими входами сброса первой ячейки памяти в "1" и "О", а входы связаны непосредственно и через элемент НЕ с двумя управляющими шинами и блоком синхронизации 17.A programmable device for the logical control of electric drives and signaling, containing input and output blocks, a RAM block, a pulse generator associated with the synchronization block, address and command buses associated with the program block, and a switching and computing block with three-input decoder included in it, elements 2-2I-2OR, EXCLUSIVELY OR, by the AND element and the first managed memory cell, where the decoder is connected by outputs to the first inputs of the 2-2I-2OR element, the second inputs of which are connected to the output m blocks of input and RAM, and the output of the 2-2I-2OR element is connected to the first input of the EXCLUSIVE OR element, the output of which is connected through the And element to the control input of the first memory cell, characterized in that, in order to improve the speed of the device, the switching unit -computing, the second element is EXCLUSIVE OR, the third synchronization bus, the OR element, the second two-input element AND, the element NOT, the second memory cell and two three-input elements AND, and the input of the element EXCLUSIVE OR connected to the output of the first cell memory, and the output through the OR element and the second two-input AND element is connected to the control input of the second memory cell, the outputs of the three-input AND elements are connected to the corresponding reset inputs of the first memory cell in "1" and "O", and the inputs are connected directly and through the element NOT with two control buses and a synchronization unit 17.