RU92264U1 - DIGITAL MULTI-PHASE GENERATOR - Google Patents
DIGITAL MULTI-PHASE GENERATOR Download PDFInfo
- Publication number
- RU92264U1 RU92264U1 RU2009141573/22U RU2009141573U RU92264U1 RU 92264 U1 RU92264 U1 RU 92264U1 RU 2009141573/22 U RU2009141573/22 U RU 2009141573/22U RU 2009141573 U RU2009141573 U RU 2009141573U RU 92264 U1 RU92264 U1 RU 92264U1
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- code
- generator
- inputs
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Цифровой многофазный генератор, содержащий накапливающий сумматор, включающий в свой состав соединенные в кольцо сумматор и регистр памяти, опорный генератор импульсов, мультиплексор, блок установки сдвига фаз, формирователь синхронизирующих импульсов, регистр кода установки частоты, N фазосдвигающих каналов, каждый из которых содержит последовательно соединенные блок сдвига фазы, преобразователь кода, первый регистр памяти, цифроаналоговый преобразователь и фильтр низких частот, выход которого является соответствующим выходом устройства, причем выход опорного генератора подключен к входу формирователя синхронизирующих импульсов, первый выход которого соединен с входом управления мультиплексора, Р умножителей кода, Р-1 сумматоров-вычитателей, Р вторых регистров памяти, при этом выход регистра кода установки частоты подключен к входам Р умножителей кода, выход первого умножителя кода подсоединен к информационному входу накапливающего сумматора, выходы Р-1 умножителей кода подсоединены к соответствующим первым входам Р-1 сумматоров-вычитателей, вторые входы которых объединены, а выходы подсоединены к информационным входам соответствующих, начиная со второго, вторых Р-1 регистров памяти, выходы всех Р вторых регистров памяти подключены к соответствующим информационным входам мультиплексора, выход которого подключен к первому входу блоков сдвига фазы в каждом из N фазосдвигающих каналов устройства, второй вход которых подсоединен к соответствующим выходам блока установки сдвига фаз, тактовый вход накапливающего сумматора и тактовые входы вторых Р регистров памяти объединены и подключены к второ�A digital multiphase generator comprising an accumulating adder, comprising an adder and a memory register connected to a ring, a reference pulse generator, a multiplexer, a phase shift setting unit, a synchronization pulse generator, a frequency setting code register, N phase-shifting channels, each of which contains series-connected phase shift unit, code converter, first memory register, digital-to-analog converter and low-pass filter, the output of which is the corresponding output of the device properties, and the output of the reference generator is connected to the input of the generator of synchronizing pulses, the first output of which is connected to the control input of the multiplexer, P code multipliers, P-1 adders-subtractors, P second memory registers, while the output of the frequency setting code register is connected to the inputs of P multipliers code, the output of the first code multiplier is connected to the information input of the accumulating adder, the outputs of the P-1 code multipliers are connected to the corresponding first inputs of the P-1 adders-subtracters, the second inputs of which x are combined, and the outputs are connected to the information inputs of the corresponding, starting from the second, second P-1 memory registers, the outputs of all P second memory registers are connected to the corresponding information inputs of the multiplexer, the output of which is connected to the first input of the phase shift blocks in each of the N phase-shifting channels devices, the second input of which is connected to the corresponding outputs of the phase shift unit, the clock input of the accumulating adder and the clock inputs of the second P memory registers are combined and connected to the second
Description
Полезная модель относится к радиотехнике и технике связи и может быть использована в устройствах синхронизации различного назначения для синтеза многофазных сигналов с уменьшенным уровнем дискретных побочных составляющих.The utility model relates to radio and communication technology and can be used in synchronization devices for various purposes for the synthesis of multiphase signals with a reduced level of discrete side components.
Наиболее близким к предлагаемой полезной модели является цифровой многофазный генератор [1], содержащий накапливающий сумматор, опорный генератор импульсов, мультиплексор, блок установки сдвига фаз, Р умножителей кода, формирователь синхронизирующих импульсов, регистр кода установки частоты, Р-1 сумматоров-вычитателей, Р дополнительных регистров памяти, N фазосдвигающих каналов, содержащих последовательно соединенные блок сдвига фазы, преобразователь кодов, регистр памяти, цифроаналоговый преобразователь и фильтр низких частот, причем выход регистра кода частоты, подсоединен к входам Р умножителей кода, выход первого умножителя кода подсоединен к информационному входу накапливающего сумматора, выходы остальных умножителей кода подключены к первому входу соответствующего сумматора-вычитателя, выход накапливающего сумматора подключен к информационному входу первого дополнительного регистра памяти и вторым входам сумматоров-вычитателей, выходы которых соединены через дополнительные регистры памяти с соответствующими информационными входами мультиплексора, выход которого подключен к первому входу соответствующего блока сдвига фазы в каждом из N каналов устройства, второй вход которых подключен к соответствующим выходам блока установки фаз, выход опорного генератора подключен к входу формирователя синхронизирующих импульсов, первый выход которого соединен с входом управления мультиплексора, а второй выход - с входом синхронизации накапливающего сумматора и тактовыми входами дополнительных регистров памяти, выходы фильтров низких частот являются N выходами устройства.Closest to the proposed utility model is a digital multiphase generator [1], which contains an accumulating adder, a reference pulse generator, a multiplexer, a phase shift installation unit, P code multipliers, a synchronization pulse generator, a frequency setting code register, P-1 adders-subtractors, P additional memory registers, N phase-shifting channels containing a phase shift unit connected in series, code converter, memory register, digital-to-analog converter and low-pass filter, the output of the frequency code register is connected to the inputs P of the code multipliers, the output of the first code multiplier is connected to the information input of the accumulating adder, the outputs of the remaining code multipliers are connected to the first input of the corresponding adder-subtracter, the output of the accumulating adder is connected to the information input of the first additional memory register and second inputs adders-subtracters, the outputs of which are connected through additional memory registers with the corresponding information inputs of the multiplexer, output for which it is connected to the first input of the corresponding phase shift unit in each of the N channels of the device, the second input of which is connected to the corresponding outputs of the phase setting unit, the output of the reference generator is connected to the input of the synchronizing pulse generator, the first output of which is connected to the control input of the multiplexer, and the second output - with the synchronization input of the accumulating adder and the clock inputs of the additional memory registers, the outputs of the low-pass filters are N outputs of the device.
При этом накапливающий сумматор может быть реализован по классической схеме [2] в виде соединенных в кольцо сумматора и регистра памяти.In this case, the accumulating adder can be implemented according to the classical scheme [2] in the form of an adder and a memory register connected to the ring.
Формирователь синхронизирующих импульсов представляет собой двоичный счетчик-делитель частоты f0 на постоянный коэффициент Р.The generator of synchronizing pulses is a binary counter-divider of the frequency f 0 at a constant coefficient P.
Блок установки сдвига фазы может быть выполнен в виде регистра хранения или логического устройства (набор тумблеров и т.п.), задающего уровни логических "0" и "1".The phase shift setting unit can be made in the form of a storage register or a logical device (a set of toggle switches, etc.) that sets the logical levels “0” and “1”.
Блок сдвига фазы представляет собой многоразрядный двоичный сумматор кодов.The phase shift block is a multi-bit binary code adder.
Однако, данный многофазный генератор имеет сравнительно высокий уровень дискретных побочных составляющих в выходном сигнале каждого канала устройства, наличие которых связано с особенностью работы основного частотно-задающего узла цифрового многофазного генератора накапливающего сумматора (НС). Особенность работы НС, как показано в [3], заключается в несоответствии периодов последовательности, определяющей моменты переполнения НС, и величиной R=2m, определяющей емкость НС, и, соответственно, количество адресуемых отсчетов фазы (выходной код НС) синтезируемой функции. Это приводит к тому что, как показано в той же литературе, в общем случае, когда код К установки частоты не кратен величине емкости НС R=2m, требуемый коэффициент преобразования частоты реализуется неточно. В результате этого спектр выходного сигнала каждого канала генератора содержит ND=2m/HOD(K,R) дискретных побочных составляющих, где HOD(K,R) - наибольший общий делитель К и R.However, this multiphase generator has a relatively high level of discrete side components in the output signal of each channel of the device, the presence of which is associated with the peculiarity of the main frequency-setting unit of the digital multiphase generator of the accumulating adder (NS). A feature of the operation of the NS, as shown in [3], is the mismatch of the periods of the sequence, which determines the moments of overflow of the NS, and the value of R = 2 m , which determines the capacity of the NS, and, accordingly, the number of addressable phase samples (output NS code) of the synthesized function. This leads to the fact that, as shown in the same literature, in the general case, when the frequency setting code K is not a multiple of the HC capacitance R = 2 m , the required frequency conversion coefficient is not implemented accurately. As a result, the output signal spectrum of each channel of the generator contains N D = 2 m / HOD (K, R) of discrete side components, where HOD (K, R) is the largest common factor of K and R.
Основной задачей, на решение которой направлена заявляемая полезная модель, является задача уменьшения уровня дискретных побочных спектральных составляющих в каждом канале устройства путем разрушения периодичности в работе основного частотнозадающего узла генератора, накапливающего сумматора, при одновременном сохранении быстродействия устройства.The main task to which the claimed utility model is directed is to reduce the level of discrete side spectral components in each channel of the device by disrupting the frequency of operation of the main frequency-setting node of the generator accumulating the adder, while maintaining the speed of the device.
Для достижения этого технического результата в цифровой многофазный генератор, содержащий накапливающий сумматор, включающий в свой состав соединенные в кольцо сумматор и регистр памяти, опорный генератор импульсов, мультиплексор, блок установки сдвига фаз, формирователь синхронизирующих импульсов, регистр кода установки частоты, N фазосдвигающих каналов, каждый из которых содержит последовательно соединенные блок сдвига фазы, преобразователь кода, первый регистр памяти, цифроаналоговый преобразователь и фильтр низких частот, выход которого является соответствующим выходом устройства, причем выход опорного генератора подключен к входу формирователя синхронизирующих импульсов, первый выход которого соединен с входом управления мультиплексора, Р умножителей кода, Р-1 сумматоров-вычитателей, Р вторых регистров памяти, причем выход регистра кодов установки частоты подключен к входам Р умножителей кода, выход первого умножителя кода подсоединен к информационному входу накапливающего сумматора, выходы Р-1 умножителей кода подсоединены к соответствующим первым входам Р-1 сумматоров-вычитателей, вторые входы которых объединены, а выходы подсоединены к информационным входам соответствующих, начиная со второго, вторых Р-1 регистров памяти, выходы всех Р вторых регистров памяти подключены к соответствующим информационным входам мультиплексора, выход которого подключен к первому входу блоков сдвига фазы в каждом из N фазосдвигающих каналов устройства, второй вход которых подсоединен к соответствующим выходам блока установки сдвига фаз, тактовый вход накапливающего сумматора и тактовые входы вторых Р регистров памяти объединены и подключены к второму выходу формирователя синхронизирующих импульсов, дополнительно введены сумматор-вычитатель, формирователь кодов, вход управления, кодовый вход, вход синхронизации и выход которого соединены, соответственно, с входной шиной управления устройства, с выходом первого из Р умножителей кода, с выходом переноса накапливающего сумматора и со вторым входом дополнительного сумматора-вычитателя, первый вход и управляющий вход которого подключены, соответственно, к выходу накапливающего сумматора и второму выходу формирователя синхронизирующих импульсов, а выход - к объединенным вторым входам Р-1 сумматоров-вычитателей и информационному входу первого из Р вторых регистров памяти, при этом формирователь кодов содержит последовательно соединенные генератор случайных чисел и блок ключей, а также третий регистр памяти, первый и второй компаратор, первый вход первого компаратора является кодовым входом формирователя кодов, второй вход первого компаратора подключен к выходу генератора случайных чисел, а выход - к управляющему входу блока ключей, выход которого подключен к первому входу второго компаратора, на второй вход которого подается нуль, управляющий вход второго компаратора является входом управления формирователя кодов и устройства в целом, а выход подключен к информационному входу третьего регистра памяти, тактовый вход и выход которого являются соответственно входом синхронизации и выходом формирователя кодов.To achieve this technical result, a digital multiphase generator comprising an accumulating adder including an adder and a memory register connected to a ring, a reference pulse generator, a multiplexer, a phase shift setting unit, a synchronization pulse generator, a frequency setting code register, N phase-shifting channels, each of which contains a phase shift unit connected in series, a code converter, a first memory register, a digital-to-analog converter and a low-pass filter, an output which is the corresponding output of the device, and the output of the reference generator is connected to the input of the generator of synchronizing pulses, the first output of which is connected to the control input of the multiplexer, P code multipliers, P-1 adders-subtractors, P second memory registers, and the output of the frequency setting code register is connected to the inputs P of the code multipliers, the output of the first code multiplier is connected to the information input of the accumulating adder, the outputs P-1 of the code multipliers are connected to the corresponding first inputs P-1 adders-subtracters, the second inputs of which are combined, and the outputs are connected to the information inputs of the corresponding, starting from the second, second P-1 memory registers, the outputs of all P second memory registers are connected to the corresponding information inputs of the multiplexer, the output of which is connected to the first input phase shift blocks in each of the N phase-shifting channels of the device, the second input of which is connected to the corresponding outputs of the phase shift installation block, the clock input of the accumulating adder and the clock inputs of the second P re the histories of memory are combined and connected to the second output of the generator of synchronizing pulses, an adder-subtracter, a code generator, a control input, a code input, a synchronization input and an output of which are connected, respectively, to the input control bus of the device, with the output of the first of P code multipliers, are additionally introduced with the transfer output of the accumulating adder and with the second input of the additional adder-subtractor, the first input and control input of which are connected, respectively, to the output of the accumulating adder and the second output of the generator of synchronizing pulses, and the output to the combined second inputs P-1 of adders-subtracters and the information input of the first of P second memory registers, while the code generator contains a series-connected random number generator and a key block, as well as a third memory register, the first and second comparator, the first input of the first comparator is the code input of the code generator, the second input of the first comparator is connected to the output of the random number generator, and the output to the control input key lock, the output of which is connected to the first input of the second comparator, to the second input of which zero is supplied, the control input of the second comparator is the control input of the code generator and the device as a whole, and the output is connected to the information input of the third memory register, the clock input and output of which are respectively sync input and code generator output.
Формирователь синхронизирующих импульсов представляет собой двоичный счетчик-делитель частоты f0 на постоянный коэффициент Р. Блок установки сдвига фазы может быть выполнен в виде регистра хранения или логического устройства (набор тумблеров и т.п.), задающего уровни логических "0" и "1". Блок сдвига фазы представляет собой многоразрядный двоичный сумматор кодов.The synchronizing pulse generator is a binary counter-divider of frequency f 0 by a constant coefficient P. The phase shift setting unit can be made in the form of a storage register or a logical device (a set of toggle switches, etc.) that sets the logical levels “0” and “1 " The phase shift block is a multi-bit binary code adder.
Сопоставительный анализ с прототипом показывает, что заявляемый многофазный генератор отличается наличием новых, дополнительно введенных блоков: сумматора-вычитателя и формирователя кодов, включающего в свой состав генератор случайных чисел, первый и второй компаратор, регистр памяти и блок ключей, и их связями с остальными элементами схемы. Таким образом, заявляемый многофазный генератор соответствует критерию полезной модели «новизна».Comparative analysis with the prototype shows that the inventive multiphase generator is distinguished by the presence of new, additionally introduced blocks: an adder-subtracter and a code generator, which includes a random number generator, the first and second comparator, memory register and block of keys, and their relationships with other elements scheme. Thus, the inventive multiphase generator meets the criterion of the utility model of "novelty."
Сравнение заявляемого решения с устройством прототипа и другими техническими решениями показывает, что блоки аналогичные дополнительно введенным: такие как второй сумматор-вычитатель есть в составе прототипа, а входящие в состав формирователя кодов генератор случайных чисел, первый и второй компаратор, регистр памяти и блок ключей широко известны и их схемотехническая реализация не вызывает затруднений. Однако, при введении данных блоков в предлагаемое устройство и их соединении с остальными элементами схемы в соответствии с указанными связями в заявляемом цифровом многофазном генераторе они проявляют новые свойства, что приводит, к уменьшению уровня дискретных побочных составляющих в спектре выходного сигнала в каждом канале устройства. Это достигается за счет разрушения по случайному закону, который задается генератором случайных чисел, периодов повторения последовательности, определяющей моменты переполнения накапливающего сумматора, что обеспечивает разрушение его фазовой ошибки и в конечном итоге уменьшение уровня дискретных побочных спектральных составляющих в спектре выходных сигналов каждого канала устройства, благодаря увеличению их количества при неизменной суммарной мощности - метод рандомизации спектра. Это позволяет сделать вывод о соответствии предлагаемого технического решения критерию «существенные отличия».A comparison of the proposed solution with the prototype device and other technical solutions shows that the blocks are similar to those additionally introduced: such as the second adder-subtractor is included in the prototype, and the random number generator, the first and second comparator, the memory register and the key block are wide known and their circuit implementation does not cause difficulties. However, when these blocks are introduced into the proposed device and connected to the other circuit elements in accordance with the indicated connections in the inventive digital multiphase generator, they exhibit new properties, which leads to a decrease in the level of discrete side components in the spectrum of the output signal in each channel of the device. This is achieved due to destruction according to a random law, which is set by a random number generator, repetition periods of the sequence that determines the moments of overflow of the accumulating adder, which ensures the destruction of its phase error and ultimately the decrease in the level of discrete side spectral components in the spectrum of the output signals of each channel of the device, thanks to an increase in their number with a constant total power is a spectrum randomization method. This allows us to conclude that the proposed technical solution meets the criterion of "significant differences".
На фиг.1 представлена структурная электрическая схема цифрового многофазного генератора; на фиг.2 примерный спектр выходного сигнала каждого канала многофазного генератора:Figure 1 presents the structural electrical circuit of a digital multiphase generator; figure 2 an approximate spectrum of the output signal of each channel of a multiphase generator:
а) при работе устройства в 1-ом режиме без рандомизации спектра - «0» на шине 21 управления;a) when the device is in the 1st mode without spectrum randomization - “0” on the control bus 21;
б) при работе устройства во 2-ом режиме с рандомизацией спектра - «1» на шине 21 управления.b) when the device is in the 2nd mode with spectrum randomization - “1” on the control bus 21.
Цифровой многофазный генератор по фиг.1 содержит накапливающий сумматор 1, опорный генератор 2 импульсов, мультиплексор 3, блок 4 установки сдвига фаз, Р умножителей 6 кода, формирователь 7 синхронизирующих импульсов, регистр 11 кода установки частоты, Р-1 сумматоров-вычитателей 12, Р вторых регистров 13 памяти, N фазосдвигающих каналов, содержащих последовательно соединенные блок 14 сдвига фазы, преобразователь 5 кодов, первый регистр 8 памяти, цифроаналоговый преобразователь 9 и фильтр 10 низких частот, формирователь 15 кодов, содержащий блок случайных чисел 16, первый 17 и второй 19 компараторы, блок 18 ключей и третий регистр 20 памяти.The digital multiphase generator of FIG. 1 comprises an accumulating adder 1, a reference pulse generator 2, a multiplexer 3, a phase shift setting unit 4, P code multipliers 6, a clock pulse generator 7, a frequency setting code register 11, P-1 adders-subtractors 12, P second memory registers 13, N phase-shifting channels containing a phase shift unit 14, a code converter 5, a first memory register 8, a digital-to-analog converter 9, and a low-pass filter 10, a code former 15 containing a case block GOVERNMENTAL numbers 16, 17, first and second comparators 19, block 18, and third key register 20 memory.
При этом накапливающий сумматор может быть реализован по классической схеме [2] в виде соединенных в кольцо сумматора и регистра памяти. Формирователь 7 синхронизирующих импульсов представляет собой двоичный счетчик-делитель частоты f0 на постоянный коэффициент Р. Блок 4 установки сдвига фазы может быть выполнен в виде регистра хранения или логического устройства (набор тумблеров и т.п.), задающего уровни логических "0" и "1". Блок 14 сдвига фазы представляет собой многоразрядный двоичный сумматор кодов.In this case, the accumulating adder can be implemented according to the classical scheme [2] in the form of an adder and a memory register connected to the ring. The synchronizing pulse generator 7 is a binary counter-divider of frequency f 0 by a constant coefficient P. The phase shift setting unit 4 can be made in the form of a storage register or a logic device (a set of toggle switches, etc.) that sets the logic levels to “0” and "one". The phase shift unit 14 is a multi-bit binary code adder.
Быстродействие предлагаемого устройства равно быстродействию прототипа и достигается также как в прототипе за счет одновременного параллельного формирования Р кодов отсчета фаз с последующим выбором данных Р точек отсчета фаз мультиплексором из Р в один в определенной последовательности в фиксированные моменты времени, которые задаются блоком синхронизации. После цифроаналогового преобразования и низкочастотной фильтрации на выходах каждого канала устройства формируется выходной синтезируемый сигнал требуемой частоты и фазы.The speed of the proposed device is equal to the speed of the prototype and is achieved as in the prototype due to the simultaneous parallel formation of P phase reference codes with subsequent selection of data P of phase reference points by a multiplexer from P in one in a certain sequence at fixed times that are set by the synchronization unit. After digital-to-analog conversion and low-pass filtering, the output synthesized signal of the required frequency and phase is formed at the outputs of each channel of the device.
Уменьшение уровня дискретных побочных составляющих в спектре выходного сигнала в каждом канале предлагаемого цифрового многофазного генератора достигается за счет использования метода рандомизации (см. л. [3]), а именно в преобразовании дискретного (линейчатого) спектра (см. фиг.2а) в непрерывный близкий к шумовому (см. фиг.2б). Этот технический результат достигается в предлагаемом устройстве за счет наличия в структуре устройства дополнительного сумматора-вычитателя и формирователя кодов, который формирует случайные числа х<(Р·К)-1, а также организацией соответствующих связей. Все это в совокупности позволяет разрушить когерентность (периодичность) фазовой ошибки основного частотнозадающего узла генератора накапливающего сумматора, что позволяет размыть дискретные побочные составляющие спектра в каждом канале устройства, превратив их в близкие к шумовым, как показано на фиг.2б.A decrease in the level of discrete side components in the spectrum of the output signal in each channel of the proposed digital multiphase generator is achieved through the use of the randomization method (see l. [3]), namely, in the conversion of the discrete (line) spectrum (see figa) close to noise (see figb). This technical result is achieved in the proposed device due to the presence in the device structure of an additional adder-subtracter and code generator, which generates random numbers x <(P · K) -1, as well as the organization of the corresponding connections. All this together allows you to destroy the coherence (periodicity) of the phase error of the main frequency-setting node of the accumulating adder generator, which allows you to blur the discrete side components of the spectrum in each channel of the device, turning them into noise ones, as shown in Fig.2b.
Цифровой многофазный генератор по фиг.1 работает следующим образом.The digital multiphase generator of FIG. 1 operates as follows.
Код К установки генерируемой частоты с выхода регистра 11 кода частоты поступает на входы умножителей 6 кода. Первый умножитель 6 кода формирует код числа, равный Р·К, где Р - число информационных входов мультиплексоров 3, который поступает на информационный вход накапливающего сумматора 1 и на вход первого 17 компаратора формирователя 15 кодов. Последующие Р-1 умножителей 6 кода формируют соответственно коды чисел: К, 2К, 3К,…, (Р-1)К, которые поступают на первые входы соответствующих Р-1 сумматоров-вычитателей 12.The code K for setting the generated frequency from the output of the register 11 of the frequency code is supplied to the inputs of the code multipliers 6. The first code multiplier 6 generates a number code equal to P · K, where P is the number of information inputs of multiplexers 3, which is fed to the information input of the accumulating adder 1 and to the input of the first 17 comparator of the code generator 15. The subsequent P-1 code multipliers 6 form respectively codes of numbers: K, 2K, 3K, ..., (P-1) K, which are received at the first inputs of the corresponding P-1 adders-subtractors 12.
Компаратор 17 формирователя 15 кода сравнивает число Р·К с числом X, вырабатываемым генератором 16 случайных чисел, и открывает блок 18 ключей для прохождения на первый вход второго компаратора 19 только тех случайных чисел х из множества чисел X, которые меньше (Р·К)-1 (х<(Р·К)-1).The comparator 17 of the code generator 15 compares the number P · K with the number X generated by the random number generator 16, and opens the key block 18 for passing to the first input of the second comparator 19 only those random numbers x from the set of numbers X that are less than (P · K) -1 (x <(P · K) -1).
Формирователь 15 кодов может работать в двух режимах в зависимости от уровня сигнала («0» или «1»), поступающего на управляющий вход второго компаратора 19 с шины 21 управления устройством.Shaper 15 codes can operate in two modes depending on the signal level ("0" or "1") received at the control input of the second comparator 19 from the device control bus 21.
В 1-ом режиме работы формирователя 15 кодов и устройства в целом (без рандомизации спектра) на управляющий вход компаратора 19 с шины 21 управления устройства необходимо подать нуль («0»). Тогда на выход компаратора 19 проходит нулевой потенциал с его второго входа, который поступает на информационный вход регистра 20 памяти формирователя 15 кодов, тактируемого импульсами переполнения накапливающего сумматора 1 кода. В результате этого с выхода регистра 20 памяти на выход формирователя 15 кодов проходит «0».In the 1st operating mode of the code generator 15 and the device as a whole (without spectrum randomization), it is necessary to apply zero (“0”) to the control input of the comparator 19 from the device control bus 21. Then, the output of the comparator 19 passes the zero potential from its second input, which goes to the information input of the register 20 of the memory of the shaper 15 codes, clocked by pulses of overflow accumulating adder 1 code. As a result of this, “0” passes from the output of the memory register 20 to the output of the code generator 15.
Во 2-ом режиме (с рандомизацией спектра) на шину 21 управления устройством необходимо подать единицу («1»). В этом режиме на выход компаратора 19 проходят случайные числа х<(Р·К)-1 с выхода блока 18 ключей, которые, пройдя через регистр 20 памяти поступают на выход формирователя 15 кода для обеспечения рандомизации спектра выходных сигналов в каждом из N каналов устройства.In the 2nd mode (with spectrum randomization), a unit (“1”) must be supplied to the device control bus 21. In this mode, random numbers x <(P · K) -1 pass from the output of the key block 18 to the output of the comparator 19, which, passing through the memory register 20, are sent to the output of the code shaper 15 to ensure randomization of the spectrum of output signals in each of the N channels of the device .
Накапливающий сумматор 1 с тактовой частотой fT=f0/Р, где f0 - частота опорного генератора, производит накопление кода РК, в результате чего на его выходе в каждый тактовый момент времени tT=iТт=i/fT, где i=0,1,2… - целые числа, формируется код числа, пропорциональный фазе генерируемого колебания, который поступает на вторые входы Р-1 сумматоров-вычитателей 12. В результате этого на соответствующих выходах сумматоров-вычитателей 12 входной код накапливающего сумматора 1 увеличивается соответственно на величину К, 2К, 3К,…, (Р-1)К. Таким образом на выходе накапливающего сумматора 1 и выходах сумматоров-вычитателей 12 в тактовые моменты времени tT формируется Р кодов чисел, пропорциональных фазе генерируемого колебания.The accumulating adder 1 with a clock frequency f T = f 0 / P, where f 0 is the frequency of the reference oscillator, accumulates the RK code, as a result of which at its output at each clock moment t T = iТ t = i / f T , where i = 0,1,2 ... - integers, a number code is generated proportional to the phase of the generated oscillation, which is fed to the second inputs P-1 of the adders-subtractors 12. As a result, the input code of the accumulating adder 1 increases at the corresponding outputs of the adders-subtractors 12 respectively, by the value of K, 2K, 3K, ..., (P-1) K. Thus, at the output of the accumulating adder 1 and the outputs of the adders-subtractors 12 at the time points t T , P codes of numbers are generated proportional to the phase of the generated oscillation.
В 1-ом режиме работа устройства без рандомизации спектра выходных сигналов генератора (на шине 21 управления «0» потенциал) дальнейшая работа устройства происходит следующим образом.In the 1st mode, the operation of the device without randomizing the spectrum of the output signals of the generator (on the control bus 21 “0” potential), the further operation of the device is as follows.
Выход дополнительного сумматора-вычитателя 14 и выходы сумматоров-вычитателей 12 подключены к соответствующим информационным входам регистров 13 памяти, которые по тактовым импульсам с частотой fT=f0/P переписывают информацию с входа на выход, которая затем поступает на соответствующие информационные входы мультиплексора 3, выполняющего операцию коммутации сигналов из Р в один. Мультиплексор 3 с частотой синхронизации f0 в последовательности, заданной блоком 7 синхронизации, пропускает на выход входные коды таким образом, что за время Тт=РТ0 (время одного такта работы накапливающего сумматора 1) на его выходе формируются последовательно в порядке возрастания коды Р чисел: 0, К, 2К, 3К,…, (Р-1)К в первый такт работы; РК, (Р+1), (Р+2)К, (Р+3)К,…, (2Р-1)К во второй такт работы; 2РК, (2Р+1)К, (2Р+2)К, (2Р+3)К,…, (3Р-1)К в третий такт работы накапливающего сумматора 1 и т.д. Таким образом на выходе мультиплексора 3 в моменты времени t0=iT0 происходит изменение кода фазы формируемого выходного сигнала на величину, равную коду частоты К, в то время как на выходе накапливающего сумматора 1 информация изменяется на величину РК и только в моменты времени tT=iTT, ТT=Т0Р.The output of the additional adder-subtractor 14 and the outputs of the adders-subtracters 12 are connected to the corresponding information inputs of the memory registers 13, which, according to clock pulses with a frequency f T = f 0 / P, rewrite the information from the input to the output, which then goes to the corresponding information inputs of the multiplexer 3 performing the operation of switching signals from P to one. The multiplexer 3 with a synchronization frequency f 0 in the sequence specified by the synchronization unit 7 passes the input codes to the output in such a way that during the time T t = PT 0 (time of one clock cycle of the accumulating adder 1), the codes P are formed sequentially in ascending order numbers: 0, K, 2K, 3K, ..., (P-1) K in the first step of work; RK, (P + 1), (P + 2) K, (P + 3) K, ..., (2P-1) K in the second step of work; 2РК, (2Р + 1) К, (2Р + 2) К, (2Р + 3) К, ..., (3Р-1) К in the third clock cycle of the accumulating adder 1, etc. Thus, at the output of the multiplexer 3 at times t 0 = iT 0 , the phase code of the generated output signal changes by an amount equal to the frequency code K, while at the output of the accumulating adder 1 the information changes by the value of RK and only at times t T = iT T , T T = T 0 R.
В результате такого алгоритма работы устройства тактовая частота fT работы основного частотнозадающего узла устройства - накапливающего сумматора 1 в Р раз ниже тактовой частоты f0 опорного генератора.As a result of such an operation algorithm of the device, the clock frequency f T of the operation of the main frequency-setting unit of the device, the accumulating adder 1, is P times lower than the clock frequency f 0 of the reference generator.
Для установки необходимой частоты сигналов на выходах цифрового многофазного генератора в регистр 11 кода установки частоты заносится код соответствующего числа К.To set the required frequency of the signals at the outputs of the digital multiphase generator, the code of the corresponding number K is entered into the register 11 of the frequency setting code.
Значения кодов чисел Mi=(i=1, 2,…,N), соответствующих сдвигам фаз в каналах устройства, устанавливаются на выходах блока 4 установки сдвига фаз. При этом фазовые сдвиги в каждом из N каналов устройства могут изменяться от 0 до 360°.The values of the codes of numbers M i = (i = 1, 2, ..., N) corresponding to the phase shifts in the device channels are set at the outputs of the phase shift setting unit 4. In this case, the phase shifts in each of the N channels of the device can vary from 0 to 360 °.
Частота выходного колебания на выходе каждого канала цифрового многофазного генератора определяется следующим выражением:The frequency of the output oscillation at the output of each channel of a digital multiphase generator is determined by the following expression:
где fО - частота опорного генератора; К - код частоты; Ммакс - емкость накапливающего сумматора; Р - число каналов мультиплексора.where f O is the frequency of the reference generator; K is the frequency code; M max is the capacity of the accumulating adder; P is the number of multiplexer channels.
Отметим, что в 1-ом режиме работы устройства (без рандомизации спектра) спектр выходных колебаний в каждом канале генератора имеет достаточно высокий уровень дискретных побочных спектральных составляющих (примерный вид спектра показан на фиг.2а). Для их уменьшения необходимо перейти на 2-ой режим работы устройства с рандомизацией спектра. Для этого на шину 21 управления устройством необходимо подать единичный («1») потенциал.Note that in the 1st mode of operation of the device (without spectrum randomization), the spectrum of output oscillations in each channel of the generator has a rather high level of discrete side spectral components (an approximate view of the spectrum is shown in Fig. 2a). To reduce them, it is necessary to switch to the 2nd mode of operation of the device with spectrum randomization. To do this, on the device control bus 21, it is necessary to supply a single (“1”) potential.
Во 2-ом режиме с рандомизацией спектра работа устройства происходит следующим образом.In the 2nd mode with spectrum randomization, the device operates as follows.
Наличие «1» на шине 21 управления устройством приводит к тому, что на выходе формирователя 15 кодов будет присутствовать код случайного числа х<(Р·К)-1. Данный код х в дополнительном сумматоре-вычитателе 14 либо прибавляется к коду накапливающего сумматора 1, при наличии единичного потенциала («1») на управляющем входе сумматора-вычитателя 14 в положительный полупериод выходного сигнала, снимаемого с первого выхода блока 7 синхронизации устройства, либо вычитается из кода накапливающего сумматора 1 при «0» потенциале на его управляющем входе в отрицательный полупериод выходного сигнала с первого выхода блока 7 синхронизации устройства. Отметим, что операция вычитания не вызывает затруднений, так как это сложение выходного кода накапливающего сумматора 1 с числом х, представленном в дополнительном коде. В результате этого на выходе дополнительного сумматора-вычитателя 14 формируется код числа равный коду накапливающего сумматора 1 плюс-минус код случайного числа х (±х). Данный код в сумматорах-вычитателях 12 добавляется к выходному коду умножителей 6 кода (начиная со второго) равного по каждому каналу соответственно К, 2К,…, (Р-1)К.The presence of "1" on the device control bus 21 leads to the fact that a random number code x <(P · K) -1 will be present at the output of the code generator 15. This code x in the additional adder-subtractor 14 is either added to the code of the accumulating adder 1, if there is a unit potential ("1") at the control input of the adder-subtractor 14 into the positive half-cycle of the output signal taken from the first output of the device synchronization unit 7, or subtracted from the code of the accumulating adder 1 at "0" potential at its control input into the negative half-cycle of the output signal from the first output of the device synchronization unit 7. Note that the subtraction operation does not cause difficulties, since this is the addition of the output code of the accumulating adder 1 with the number x represented in the additional code. As a result of this, at the output of the additional adder-subtractor 14, a number code is generated equal to the code of the accumulating adder 1 plus or minus a random number code x (± x). This code in adders-subtractors 12 is added to the output code of the multipliers 6 code (starting from the second) equal to each channel, respectively, K, 2K, ..., (P-1) K.
Дальнейшая работа устройства во 2-ом режиме происходит аналогично работе устройства в 1-ом режиме, а именно: регистры 13 памяти по тактовым импульсам с частотой fT=f0/Р переписывают информацию с входа на выход, которая поступает на соответствующие входы мультиплексора 3 из Р в один.Further operation of the device in the 2nd mode occurs similarly to the operation of the device in the 1st mode, namely: memory registers 13 according to clock pulses with a frequency f T = f 0 / P rewrite information from input to output, which is fed to the corresponding inputs of multiplexer 3 from P to one.
С выхода мультиплексора 3 код, пропорциональный фазе генерируемого колебания, одновременно поступает на первые входы блоков 14 сдвига фазы всех N каналов устройства. В блоках 14 сдвига фазы, коды фазы корректируются на соответствующую величину фазового сдвига, задаваемую блоком 4 установки сдвига фаз.From the output of the multiplexer 3, a code proportional to the phase of the generated oscillation simultaneously arrives at the first inputs of the phase shift blocks 14 of all N channels of the device. In the phase shift blocks 14, the phase codes are corrected for the corresponding phase shift value set by the phase shift setting unit 4.
Преобразователи 5 кода осуществляют переход от отсчетов кода фазы к отсчетам кода амплитуды генерируемых колебаний. Информация о коде амплитуды с частотой f0 опорного генератора записывается в регистры 8 (связь выхода формирователя 7 с регистрами 8 не показана). С помощью цифроаналоговых преобразователей 9 и фильтров 10 низких частот формируются синусоидальные сигналы заданной частоты и фазы во всех N каналах многофазного генератора.Code converters 5 carry out the transition from phase code samples to code samples of the amplitude of the generated oscillations. Information about the amplitude code with a frequency f 0 of the reference generator is recorded in registers 8 (the connection of the output of the shaper 7 with registers 8 is not shown). Using digital-to-analog converters 9 and low-pass filters 10, sinusoidal signals of a given frequency and phase are formed in all N channels of a multiphase generator.
Снижение уровня дискретных побочных спектральных составляющих в каждом канале предлагаемого устройства при его работе во 2-ом режиме достигается за счет периодического добавления (вычитания) псевдослучайного числа х<(Р·К)-1 к содержимому (из содержимого) накапливающего сумматора 1 кода, которое осуществляется с помощью дополнительного сумматора-вычитателя 14. Это позволяет разрушить периодичность фазовой ошибки накапливающего сумматора 1, что позволяет размыть нежелательные дискретные побочные составляющие в спектре выходного сигнала в каждом канале генератора, превратив их (см. фиг.2б) в непрерывный шум.The decrease in the level of discrete side spectral components in each channel of the proposed device when it is in the 2nd mode is achieved by periodically adding (subtracting) the pseudo-random number x <(P · K) -1 to the content (from the contents) of the accumulating adder 1 code, which carried out using an additional adder-subtractor 14. This allows you to destroy the frequency of the phase error of the accumulating adder 1, which allows you to blur unwanted discrete side components in the spectrum of the output signal in each channel of the generator, turning them (see fig.2b) into continuous noise.
Так как величина х равномерно распределена в диапазоне 0…, (Р·К)-1 и либо добавляется к коду накапливающего сумматора 1, либо вычитается из него, то период выходных сигналов в каждом канале устройства не будет зависеть от дрожания содержимого накапливающего сумматора 1, а следовательно, частота выходного колебания в каждом канале генератора при работе во 2-ом режиме определяется как и в 1-ом режиме его работы значением кода установки частоты К по формуле (1).Since the value of x is uniformly distributed in the range 0 ..., (P · K) -1 and is either added to the code of the accumulating adder 1 or subtracted from it, the period of the output signals in each channel of the device will not depend on the jitter of the contents of the accumulating adder 1, and consequently, the frequency of the output oscillation in each channel of the generator when operating in the 2nd mode is determined as in the 1st mode of its operation by the value of the frequency setting code K according to formula (1).
В предлагаемом цифровом многофазном генераторе удалось сохранить тоже, что и в прототипе быстродействие, но уменьшить уровень дискретных побочных спектральных составляющих в каждом канале устройства благодаря увеличению их количества при неизменной суммарной мощности за счет разрушения когерентности (периодичности) фазовой ошибки основного частотнозадающего узла устройства накапливающего сумматора 1.In the proposed digital multiphase generator, it was possible to maintain the same speed as in the prototype, but to reduce the level of discrete side spectral components in each channel of the device due to the increase in their number at a constant total power due to the destruction of the coherence (periodicity) of the phase error of the main frequency-setting unit of the accumulating adder 1 .
Литература.Literature.
1. А.С. №1750032 (прототип)1. A.S. No. 1750032 (prototype)
2. Ю.Р.Гнатек Справочник по цифроаналоговым и аналогоцифровым преобразователям. М.: Радио и связь, 1982, (Цифровой синтезатор частот с.185).2. Yu.R. Gnatek Handbook of digital-to-analog and analog-to-digital converters. M .: Radio and communication, 1982, (Digital frequency synthesizer p.185).
3. В.Лобов, В.Стешенко, Б.Шахтарин, Цифровые синтезаторы прямого синтеза частот, CHIPNEWS №1, 1997 г., стр.16-21.3. V. Lobov, V. Steshenko, B. Shakhtarin, Digital synthesizers of direct frequency synthesis, CHIPNEWS No. 1, 1997, pp. 16-21.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2009141573/22U RU92264U1 (en) | 2009-11-10 | 2009-11-10 | DIGITAL MULTI-PHASE GENERATOR |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2009141573/22U RU92264U1 (en) | 2009-11-10 | 2009-11-10 | DIGITAL MULTI-PHASE GENERATOR |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU92264U1 true RU92264U1 (en) | 2010-03-10 |
Family
ID=42135875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2009141573/22U RU92264U1 (en) | 2009-11-10 | 2009-11-10 | DIGITAL MULTI-PHASE GENERATOR |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU92264U1 (en) |
-
2009
- 2009-11-10 RU RU2009141573/22U patent/RU92264U1/en not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930022734A (en) | Frequency synthesizer | |
| US20130082747A1 (en) | Variable frequency ratiometric multiphase pulse width modulation generation | |
| WO2010024942A3 (en) | Direct digital synthesizer for reference frequency generation | |
| EP2622741B1 (en) | Reference clock sampling digital pll / fll | |
| US7728634B2 (en) | Flexible waveform generator with extended range capability | |
| CN101217277B (en) | A non-integer frequency difference eliminator and phase-lock loop that can product non-integer real-time clock signal | |
| US5864492A (en) | Randomized digital waveshape samples from a look up table | |
| USRE33558E (en) | Electronic musical instrument forming tone waveforms | |
| RU92264U1 (en) | DIGITAL MULTI-PHASE GENERATOR | |
| US7071787B2 (en) | Method and apparatus for the reduction of phase noise | |
| RU2628216C1 (en) | Direct digital synthesizer with frequency modulation | |
| RU78959U1 (en) | DIGITAL FREQUENCY SYNTHESIS | |
| FI96081C (en) | Method and apparatus for generating a PAM modulated signal | |
| RU2452085C1 (en) | Digital computing synthesizer for multifrequency telegraphy | |
| RU2423782C1 (en) | Digital synthesiser of multiphase signals | |
| RU2721408C1 (en) | Digital computer synthesizer with fast frequency tuning | |
| RU90915U1 (en) | DIGITAL FREQUENCY SYNTHESIS | |
| JPH1079650A (en) | Clock generating circuit | |
| JP5359336B2 (en) | D / A converter | |
| RU2233552C2 (en) | Multifrequency relative phase telegraphy signal shaper | |
| SU1290470A1 (en) | Digital frequency synthesizer | |
| JPH1075121A (en) | Direct digital synthesizer | |
| RU13126U1 (en) | DIGITAL FREQUENCY SYNTHESIS | |
| RU2262190C1 (en) | Digital frequencies synthesizer | |
| JP2011030071A (en) | Pll circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM1K | Utility model has become invalid (non-payment of fees) |
Effective date: 20101111 |