Claims (1)
Энергонезависимая ячейка памяти относится к импульсной технике и позволяет расширить функциональные возможности за счет увеличения информационной емкости, повысить помехоустойчивость и экономичность. Энергонезависимая ячейка памяти содержит основной и дополнительных сердечников с прямоугольной петлей гистерезиса и обмоткой, триггер, первый, второй и третий логические элементы (ЛЭ), резистор, блок коммутации (БК), транзистор, диод, шину питания, шину сброса, информационную шину, адресных шин (где N ≤ 2n - 1), шину перемагничивания и выходную шину. Первые выводы обмоток всех сердечников подключены к выходу первого ЛЭ. Нулевой вход триггера подключен к шине сброса, инверсный выход - к выходной шине и одному входу второго ЛЭ, выход которого соединен с входом третьего ЛЭ. Единичный вход триггера соединен с коллектором транзистора и через резистор - с шиной питания. Анод диода соединен с эмиттером транзистора и с первыми выводами обмоток всех сердечников, вторые выводы которых соединены с соответствующими информационными выводами БК. Адресные входы БК соединены с соответствующими адресными шинами, управляющий вход - с шиной перемагничивания, общий информационный вывод - с входом и выходом соответственно первого и третьего ЛЭ, а выход - с катодом диода и базой транзистора. Информационная шина соединена с другим входом второго ЛЭ. Триггер выполнен в виде асинхронного RS-триггера (на элементах И - НЕ), первый и третий ЛЭ - в виде инверторов, а второй ЛЭ - в виде элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.Non-volatile memory cell belongs to the pulse technique and allows you to extend the functionality by increasing the information capacity, improve noise immunity and efficiency. Non-volatile memory cell contains the main and additional cores with a rectangular hysteresis loop and winding, trigger, first, second and third logic elements (LE), resistor, switching unit (BC), transistor, diode, power bus, reset bus, data bus, address tires (where N ≤ 2 n - 1), the magnetization reversal bus and the output bus. The first terminals of the windings of all cores are connected to the output of the first LE. The zero trigger input is connected to the reset bus, the inverse output is connected to the output bus and one input of the second LE, the output of which is connected to the input of the third LE. A single trigger input is connected to the collector of the transistor and through a resistor to the power bus. The anode of the diode is connected to the emitter of the transistor and to the first terminals of the windings of all the cores, the second terminals of which are connected to the corresponding informational findings of the BC. The address inputs of the BC are connected to the corresponding address buses, the control input is connected to the remagnetization bus, the common information output is connected to the input and output of the first and third LE, respectively, and the output is connected to the cathode of the diode and the base of the transistor. The information bus is connected to another input of the second LE. The trigger is designed as an asynchronous RS-trigger (on the elements AND - NOT), the first and third LE - in the form of inverters, and the second LE - as an element EXCLUSIVE OR.