SU377881A1

SU377881A1 - PATE ^ Ty1M [Sh '; = ^^ MLA Extrasensory

Info

Publication number: SU377881A1
Application number: SU1704715A
Authority: SU
Inventors: В. И. Кимарский Г. П. Шаламов Н. А. Зинченк О. А. Раисов
Priority date: 1971-10-12
Filing date: 1971-10-12
Publication date: 1973-04-17

Description

1one

Изобретение относитс к вычислительной технике.The invention relates to computing.

Известна чейка пам ти, состо ща из двух тиристоров с двум катодами, транзистора и резистора.A well-known memory cell, consisting of two thyristors with two cathodes, a transistor and a resistor.

Дл повышени быстродействи при малой потребл емой мощности в режиме хранени , новышени номехоустойчивост1И и уменьшени размеров чейки в предлагаемой чейке аноды тиристоров объединены и через резистор нагрузки подключены к источнику питани , /г-база каждого тиристора соединена с уо-базой другого тиристора перекрестно, коллектор транзистора соединен с источником питани , и цепь коллектор-эмиттер транзистора включена параллельно части резистора нагрузки, база транзистора и катоды тиристоров соединены с адресным входом чейки, а другие катоды тиристоров - с соответствующими информационными входами чейки.To increase performance at low power consumption in storage mode, increase the resistance of the cell and reduce cell size in the proposed cell, the thyristor anodes are combined and through a load resistor connected to a power source, the transistor is connected to the u-base of the other thyristor connected to a power source, and the collector-emitter circuit of the transistor is connected in parallel to a portion of the load resistor, the base of the transistor and the thyristor cathodes are connected to the address input of the cell, Other cathodes of thyristors - with the corresponding data inputs of the cell.

На чертеже приведена схема предлагаемой чейки.The drawing shows the scheme of the proposed cell.

Ячейки состо т из коммутирующего транзистора /, резистора 2, двух тиристоров 5 и 4 со структурой р-п-р-п.The cells consist of a switching transistor /, a resistor 2, two thyristors 5 and 4 with a ppn structure.

На чертеже тиристоры представлены в виде схемы, состо щей из п-р-п и р-п-р транзисторов . В интегральном исполнении р-п-р транзистор изготавливаетс в одном технологическом цикле с п-р-п транзистором в видеIn the drawing, thyristors are represented as a circuit consisting of pnp and pnp transistors. In the integral design, the ppp transistor is manufactured in one technological cycle with a ppp transistor in the form

так называемого «поперечного транзистора; п-р-п и р-п-р транзисторы составл ют единую р-п-р-п структуру, расположенную в одной изолированной области. Коммутирующийthe so-called transverse transistor; The pnp and pnp transistors constitute a single pnpn structure located in one isolated region. Commuting

транзистор / также выполн етс в одной изолированной области с резистором 2. Каждый тиристор имеет но два катода. Один из катодов обоих тиристоров соедин етс с адресной (словарной) щиной 5. К адресной щине 5 нодсоединена также база транзистора /, коммутирующего нагрузочное сопротивление. Другие катоды тиристоров 3 и 4 подсоедин ютс к разр дным шинам 5 и 7 соответственно. Аноды обоих тиристоров соединены вместе иthe transistor / is also performed in the same isolated area with the resistor 2. Each thyristor has but two cathodes. One of the cathodes of both thyristors is connected to the address (dictionary) length 5. The base of the transistor /, which commutes the load resistance, is also connected to the address bus 5. Other thyristor cathodes 3 and 4 are connected to bit buses 5 and 7, respectively. The anodes of both thyristors are connected together and

подключены к резистору 2 нагрузки, /г-база каждого тиристора соедин етс с /9-базой другого тиристора, образу перекрестную обрагную св зь. Ячейка работает следующим образом.connected to the load resistor 2, the r-base of each thyristor is connected to the other-9 / base of the thyristor, forming a cross linking connection. The cell works as follows.

В режиме хранени информации адресна щина 5 имеет низкий иотенциал (подключена к «земле). Коммутирующий транзистор / заперт , и ток через чейку определ етс величиной сопротивлени резистора 2. Один из тнристоров включен, другой - выключен, причем п-р-п и р-п-р транзисторы, вход щие в состав включенного тиристора, щунтнруют оба базовых перехода другого тиристора. Это придает схеме более высокую помехоустойчивость по сравнению с транзисторным симIn the information storage mode, target 5 has a low potential (connected to the "ground"). The switching transistor / is locked and the current through the cell is determined by the resistance value of the resistor 2. One of the transistors is turned on, the other is turned off, and the transistors included in the included thyristor shunt both basic transitions another thyristor. This gives the circuit a higher noise immunity compared to the transistor sim

метричным триггером. При считывании информации на адресную шину 5 подаетс положительный импульс. Потенциал адресной шины станоЕитс выше потенциала разр дных шин и, ток включенного тиристора переключаетс в соответствуюш;ую разр дную шину. Импульс на адресной шине выбираетс такой амплитуды, что при его поступлении открываетс транзистор /.metric trigger. When reading information on the address bus 5, a positive impulse is given. The potential of the address bus becomes higher than the potential of the discharge bus, and the current of the switched on thyristor switches to the corresponding bus line. The pulse on the address bus is chosen such amplitude that when it enters opens the transistor /.

Транзистор 1 шунтирует значительную часть резистора 2 нагрузки и выходной ток чейки, текущий при считывании через открытый тиристор в разр дную шину, значительно превосходит ток, протекаюш;ий через чейку в статическом режиме. Благодар этому обеспечиваетс мала задержка выходного сигнала и высока помехоустойчивость.Transistor 1 shunts a significant part of load resistor 2 and the output cell current, when read through an open thyristor into the discharge bus, is much higher than the current flowing through the cell in static mode. Due to this, the delay of the output signal is low and the noise immunity is high.

При записи информации одновременно с подачей адресного сигнала одна из разр дных шин соедин етс с «землей. Потенциал второй разр дной шины остаетс положительным . При этом включаетс тиристор, катод которого через разр дную шину соединен с «землей.When recording information simultaneously with the feeding of the address signal, one of the bit buses is connected to the "ground". The potential of the second bit bus remains positive. This includes a thyristor, the cathode of which is connected to the earth via a discharge bus.

Предлагаема чейка пам ти в статическом режиме потребл ет малую мош,ность, обладает высоким быстродействием и хорошей помехоустойчивостью , имеет простую схему и малые размеры.The proposed memory cell in a static mode consumes a small mosh, is very fast, has good noise immunity, and has a simple circuit and small size.

Предмет изобретени Subject invention

Ячейка пам ти, состо ща из двух тиристоров с двум катодами, транзистора и резистора , отличающа с тем, что, с целью повышени быстродействи при малой потребл емой мощности в релшме хранени , повышени помехоустойчивости и уменьшени размеров чейки, аноды тиристоров объединены и черезA memory cell, consisting of two thyristors with two cathodes, a transistor and a resistor, characterized in that, in order to improve speed at low power consumption in the relativity of storage, increase noise immunity and reduce cell size, the anodes of the thyristors are combined and through

резистор нагрузки подключеиы к источнику питани , «-база каждого тиристора соединена с р-базой другого тиристора перекрестно, коллектор транзистора соединен с источником питани , и цепь коллектор-эмиттер транзистораThe load resistor is connected to the power supply, the “-base of each thyristor is cross-connected to the p-base of the other thyristor, the collector of the transistor is connected to the power supply, and the collector-emitter circuit of the transistor

включена параллельно части резистора иагрузки , база транзистора и катоды тиристоров соединены с адресным входом чейки, а другие катоды тиристоров - с соответствующими информационными входами чейки.parallel to the part of the load resistor, the base of the transistor and the cathodes of the thyristors are connected to the address input of the cell, and the other cathodes of the thyristors - with the corresponding information inputs of the cell.