RU2789731C1 - Binary subtractor - Google Patents

Binary subtractor Download PDF

Info

Publication number
RU2789731C1
RU2789731C1 RU2022107157A RU2022107157A RU2789731C1 RU 2789731 C1 RU2789731 C1 RU 2789731C1 RU 2022107157 A RU2022107157 A RU 2022107157A RU 2022107157 A RU2022107157 A RU 2022107157A RU 2789731 C1 RU2789731 C1 RU 2789731C1
Authority
RU
Russia
Prior art keywords
eleven
binary
inputs
elements
output
Prior art date
Application number
RU2022107157A
Other languages
Russian (ru)
Inventor
Дмитрий Васильевич Андреев
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Application granted granted Critical
Publication of RU2789731C1 publication Critical patent/RU2789731C1/en

Links

Images

Abstract

FIELD: computer technology.
SUBSTANCE: invention relates to computer technology. A binary subtractor contains four elements: the exclusive OR, the AND element, the OR element, and two majority elements.
EFFECT: ensuring the formation of a binary code of the difference of three two-digit binary numbers specified by binary signals and the bit defining its sign, and reducing hardware costs while maintaining functionality.
1 cl, 1 dwg, 1 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation equipment, functional units of control systems, etc.

Известны двоичные вычитатели (см., например, рис.9.11в на стр. 220 в книге Токхейм Р. Основы цифровой электроники. М.: Мир, 1988г.), которые содержат логические элементы и формируют двоичный код разности трех одноразрядных двоичных чисел, задаваемых двоичными сигналами, и бит, определяющий ее знак.Binary subtractors are known (see, for example, Fig. 9.11c on page 220 in the book Tokheim R. Fundamentals of Digital Electronics. M .: Mir, 1988), which contain logical elements and form a binary code of the difference of three single-digit binary numbers specified binary signals, and a bit that determines its sign.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных двоичных вычитателей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка трех двухразрядных двоичных чисел. The reason preventing the achievement of the technical result indicated below when using known binary subtractors is limited functionality due to the fact that processing of three two-digit binary numbers is not allowed.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип двоичный вычитатель (патент РФ 2709653, кл. G06F7/50, 2019г.), который содержит четыре элемента исключающее ИЛИ, элемент И, элемент ИЛИ, два мажоритарных элемента и формирует двоичный код разности трех двухразрядных двоичных чисел, задаваемых двоичными сигналами, и бит, определяющий ее знак. The closest device of the same purpose to the claimed invention in terms of the totality of features is the binary subtractor adopted as a prototype (RF patent 2709653, class G06F7 / 50, 2019), which contains four exclusive OR elements, an AND element, an OR element, two majority elements and generates a binary code for the difference of three two-digit binary numbers specified by binary signals, and a bit that determines its sign.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип дополнительно содержит три элемента НЕ.The reason preventing the achievement of the following technical result when using the prototype, are high hardware costs, due to the fact that the prototype additionally contains three NOT elements.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.The technical result of the invention is to reduce hardware costs while maintaining the functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в двоичном вычитателе, содержащем четыре элемента исключающее ИЛИ, элемент И, элемент ИЛИ и два мажоритарных элемента, второй вход i-го (

Figure 00000001
) и первый, второй входы четвертого элементов исключающее ИЛИ соединены соответственно с вторым входом i-го мажоритарного элемента и первым, вторым входами элемента ИЛИ, первый, второй входы третьего и первый, второй входы четвертого элементов исключающее ИЛИ соединены соответственно с выходом первого мажоритарного элемента, выходом второго элемента исключающее ИЛИ и выходом элемента И, выходом второго мажоритарного элемента, а первый, второй, третий входы i-го элемента исключающее ИЛИ и выход элемента ИЛИ соединены соответственно с (
Figure 00000002
)-ым, (
Figure 00000003
)-ым, (
Figure 00000004
)-ым входами и четвертым выходом двоичного вычитателя, первый, второй, третий выходы которого соединены соответственно с выходами первого, третьего, четвертого элементов исключающее ИЛИ, особенность заключается в том, что первый и третий входы i-го мажоритарного элемента, первый и второй входы элемента И соединены соответственно с выходом и третьим входом i-го, выходом и первым входом третьего элементов исключающее ИЛИ.The specified technical result in the implementation of the invention is achieved by the fact that in a binary subtractor containing four XOR elements, an AND element, an OR element and two majority elements, the second input of the i -th (
Figure 00000001
 ) and the first, second inputs of the fourth XOR elements are connected respectively to the second input of the i -th majority element and the first, second inputs of the OR element, the first, second inputs of the third and first, second inputs of the fourth XOR elements are connected respectively to the output of the first majority element, the output of the second element is exclusive OR and the output of the AND element, the output of the second majority element, and the first, second, third inputs of the i -th element are exclusive OR and the output of the OR element are connected respectively to (
Figure 00000002
 )th, (
Figure 00000003
 )th, (
Figure 00000004
 )-th inputs and the fourth output of the binary subtractor, the first, second, third outputs of which are connected respectively to the outputs of the first, third, fourth XOR elements, the peculiarity is that the first and third inputs of the i -th majority element, the first and second inputs element AND connected respectively to the output and the third input of the i -th, the output and the first input of the third elements exclusive OR.

На чертеже представлена схема предлагаемого двоичного вычитателя.The drawing shows a diagram of the proposed binary subtractor.

Двоичный вычитатель содержит элементы исключающее ИЛИ 11,…,14, элемент И 2, элемент ИЛИ 3 и мажоритарные элементы 41, 42, причем второй, третий входы элемента 1 i (

Figure 00000001
) и первый, второй входы элемента 14 соединены соответственно с вторым, третьим входами элемента 4 i и первым, вторым входами элемента 3, первый, второй входы элемента 13 и первый, второй входы элемента 14 соединены соответственно с выходами элементов 41, 12 и 2, 42, первый вход элемента 4 i и первый, второй входы элемента 2 соединены соответственно с выходами элементов 1 i и 41, 13, а первый, второй, третий входы элемента 1 i и выход элемента 3 соединены соответственно с (
Figure 00000002
)-ым, (
Figure 00000003
)-ым, (
Figure 00000004
)-ым входами и четвертым выходом двоичного вычитателя, первый, второй, третий выходы которого соединены соответственно с выходами элементов 11, 13, 14. The binary subtractor contains the XOR elements 1 1 ,…,1 4 , the AND element 2, the OR element 3 and the majority elements 4 1 , 4 2 , and the second and third inputs of the element 1 i (
Figure 00000001
 ) and the first, second inputs of element 1 4 are connected respectively to the second, third inputs of element 4 i and the first, second inputs of element 3, the first, second inputs of element 1 3 and the first, second inputs of element 1 4 are connected respectively to the outputs of elements 4 1 , 1 2 and 2, 4 2 , the first input of element 4 i and the first, second inputs of element 2 are connected respectively to the outputs of elements 1 i and 4 1 , 1 3 , and the first, second, third inputs of element 1 i and the output of element 3 are connected respectively With (
Figure 00000002
 )th, (
Figure 00000003
 )th, (
Figure 00000004
 )-th inputs and the fourth output of the binary subtractor, the first, second, third outputs of which are connected respectively to the outputs of the elements 1 1 , 1 3 , 1 4 .

Работа предлагаемого двоичного вычитателя осуществляется следующим образом. На его первый, второй, третий и четвертый, пятый, шестой входы подаются соответственно двоичные сигналы

Figure 00000005
и
Figure 00000006
, которые задают подлежащие обработке двухразрядные двоичные числа
Figure 00000007
,
Figure 00000008
,
Figure 00000009
, причем
Figure 00000010
 и
Figure 00000011
 определяют значения старших и младших разрядов соответственно. В представленной ниже таблице приведены значения выходных сигналов
Figure 00000012
 предлагаемого вычитателя, полученные с учетом работы его элементов для всех возможных наборов значений сигналов
Figure 00000013
. The work of the proposed binary subtractor is as follows. Its first, second, third and fourth, fifth, sixth inputs are respectively supplied with binary signals
Figure 00000005
 And
Figure 00000006
 , which specify two-digit binary numbers to be processed
Figure 00000007
 ,
Figure 00000008
 ,
Figure 00000009
 , and
Figure 00000010
 And
Figure 00000011
 determine the values of the most significant and least significant digits, respectively. The table below shows the values of the output signals
Figure 00000012
 of the proposed subtractor obtained taking into account the operation of its elements for all possible sets of signal values
Figure 00000013
 .

№No.

Figure 00000014
Figure 00000014
Figure 00000015
Figure 00000015
Figure 00000016
Figure 00000016
Figure 00000017
Figure 00000017
 №No.
Figure 00000014
Figure 00000014
Figure 00000015
Figure 00000015
Figure 00000018
Figure 00000018
Figure 00000019
Figure 00000019
 11 0000 0000 0000 00000000 3333 1010 0000 0000 00100010 22 0000 0000 0101 11111111 3434 1010 0000 0101 00010001 33 0000 0000 1010 11101110 3535 1010 0000 1010 00000000 44 0000 0000 11eleven 11011101 3636 1010 0000 11eleven 11111111 55 0000 0101 0000 11111111 3737 1010 0101 0000 00010001 66 0000 0101 0101 11101110 3838 1010 0101 0101 00000000 77 0000 0101 1010 11011101 3939 1010 0101 1010 11111111 88 0000 0101 11eleven 11001100 4040 1010 0101 11eleven 11101110 99 0000 1010 0000 11101110 4141 1010 1010 0000 00000000 1010 0000 1010 0101 11011101 4242 1010 1010 0101 11111111 11eleven 0000 1010 1010 11001100 4343 1010 1010 1010 11101110 1212 0000 1010 11eleven 10111011 4444 1010 1010 11eleven 11011101 1313 0000 11eleven 0000 11011101 4545 1010 11eleven 0000 11111111 1414 0000 11eleven 0101 11001100 4646 1010 11eleven 0101 11101110 1515 0000 11eleven 1010 10111011 4747 1010 11eleven 1010 11011101 1616 0000 11eleven 11eleven 10101010 4848 1010 11eleven 11eleven 11001100 1717 0101 0000 0000 00010001 4949 11eleven 0000 0000 00110011 1818 0101 0000 0101 00000000 5050 11eleven 0000 0101 00100010 1919 0101 0000 1010 11111111 5151 11eleven 0000 1010 00010001 2020 0101 0000 11eleven 11101110 5252 11eleven 0000 11eleven 00000000 2121 0101 0101 0000 00000000 5353 11eleven 0101 0000 00100010 2222 0101 0101 0101 11111111 5454 11eleven 0101 0101 00010001 2323 0101 0101 1010 11101110 5555 11eleven 0101 1010 00000000 2424 0101 0101 11eleven 11011101 5656 11eleven 0101 11eleven 11111111 2525 0101 1010 0000 11111111 5757 11eleven 1010 0000 00010001 2626 0101 1010 0101 11101110 5858 11eleven 1010 0101 00000000 2727 0101 1010 1010 11011101 5959 11eleven 1010 1010 11111111 2828 0101 1010 11eleven 11001100 6060 11eleven 1010 11eleven 11101110 2929 0101 11eleven 0000 11101110 6161 11eleven 11eleven 0000 00000000 30thirty 0101 11eleven 0101 11011101 6262 11eleven 11eleven 0101 11111111 3131 0101 11eleven 1010 11001100 6363 11eleven 11eleven 1010 11101110 3232 0101 11eleven 11eleven 10111011 6464 11eleven 11eleven 11eleven 11011101

Согласно представленной таблице имеем

Figure 00000020
, где
Figure 00000021
 – трехразрядное двоичное число, задаваемое двоичными сигналами
Figure 00000022
 (
Figure 00000023
 и
Figure 00000024
 определяют значения старшего и младшего разрядов соответственно), причем если число D является положительным либо
Figure 00000025
, то
Figure 00000026
, если отрицательным, то
Figure 00000027
 и оно представлено в дополнительном коде. According to the presented table, we have
Figure 00000020
 , Where
Figure 00000021
 is a three-digit binary number specified by binary signals
Figure 00000022
 (
Figure 00000023
 And
Figure 00000024
 determine the values of the most significant and least significant digits, respectively), and if the number D is positive or
Figure 00000025
 , That
Figure 00000026
 , if negative, then
Figure 00000027
 and it is represented in two's complement.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый двоичный вычитатель формирует двоичный код разности трех двухразрядных двоичных чисел, задаваемых двоичными сигналами, и бит, определяющий ее знак, и обладает меньшими по сравнению с прототипом аппаратурными затратами. The above information makes it possible to conclude that the proposed binary subtractor forms a binary code of the difference of three two -bit binary numbers defined by binary signals and the bit that determines its sign and has lower hardware compared to the prototype.

Claims (1)

Двоичный вычитатель, содержащий четыре элемента: исключающее ИЛИ, элемент И, элемент ИЛИ и два мажоритарных элемента, причем второй вход i-го (
Figure 00000028
) и первый, второй входы четвертого элементов исключающее ИЛИ соединены соответственно со вторым входом i-го мажоритарного элемента и первым, вторым входами элемента ИЛИ, первый, второй входы третьего и первый, второй входы четвертого элементов исключающее ИЛИ соединены соответственно с выходом первого мажоритарного элемента, выходом второго элемента исключающее ИЛИ и выходом элемента И, выходом второго мажоритарного элемента, а первый, второй, третий входы i-го элемента исключающее ИЛИ и выход элемента ИЛИ соединены соответственно с (
Figure 00000029
)-ым, (
Figure 00000030
)-ым, (
Figure 00000031
)-ым входами и четвертым выходом двоичного вычитателя, первый, второй, третий выходы которого соединены соответственно с выходами первого, третьего, четвертого элементов исключающее ИЛИ, отличающийся тем, что первый и третий входы i-го мажоритарного элемента, первый и второй входы элемента И соединены соответственно с выходом и третьим входом i-го, выходом и первым входом третьего элементов исключающее ИЛИ.Binary subtractor containing four elements: XOR, AND element, OR element and two majority elements, with the second input of the i -th (
Figure 00000028
 ) and the first, second inputs of the fourth XOR elements are connected respectively to the second input of the i -th majority element and the first, second inputs of the OR element, the first, second inputs of the third and first, second inputs of the fourth XOR elements are connected respectively to the output of the first majority element, the output of the second element is exclusive OR and the output of the AND element, the output of the second majority element, and the first, second, third inputs of the i -th element are exclusive OR and the output of the OR element are connected respectively to (
Figure 00000029
 )th, (
Figure 00000030
 )th, (
Figure 00000031
 )-th inputs and the fourth output of the binary subtractor, the first, second, third outputs of which are connected respectively to the outputs of the first, third, fourth XOR elements, characterized in that the first and third inputs of the i -th majority element, the first and second inputs of the AND element connected respectively to the output and the third input of the i -th, the output and the first input of the third XOR elements.
RU2022107157A 2022-03-18 Binary subtractor RU2789731C1 (en)

Publications (1)

Publication Number Publication Date
RU2789731C1 true RU2789731C1 (en) 2023-02-07

Family

ID=

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2840388C1 (en) * 2024-11-26 2025-05-22 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Binary subtractor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4685079A (en) * 1984-12-14 1987-08-04 Rca Corporation Ripple-borrow binary subtraction circuit
RU2621375C1 (en) * 2015-12-08 2017-06-02 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Binary subtractor
RU2629453C1 (en) * 2016-04-19 2017-08-29 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Binary subtractor
US20190339944A1 (en) * 2018-05-04 2019-11-07 Eric B. Olsen Reverse conversion apparatus for residue numbers
RU2709653C1 (en) * 2019-03-11 2019-12-19 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Binary subtractor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4685079A (en) * 1984-12-14 1987-08-04 Rca Corporation Ripple-borrow binary subtraction circuit
RU2621375C1 (en) * 2015-12-08 2017-06-02 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Binary subtractor
RU2629453C1 (en) * 2016-04-19 2017-08-29 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Binary subtractor
US20190339944A1 (en) * 2018-05-04 2019-11-07 Eric B. Olsen Reverse conversion apparatus for residue numbers
RU2709653C1 (en) * 2019-03-11 2019-12-19 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Binary subtractor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2840388C1 (en) * 2024-11-26 2025-05-22 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Binary subtractor

Similar Documents

Publication Publication Date Title
US5550768A (en) Rounding normalizer for floating point arithmetic operations
TW236012B (en) Result normalizer and method of operation
EP0102550A3 (en) Circuit for adapting two picture processing systems having different resolutions
RU2789731C1 (en) Binary subtractor
RU2363037C1 (en) Device for comparing binary numbers
RU2789722C1 (en) Binary subtractor
RU2324971C1 (en) Binary data comparator
RU2287897C1 (en) Majority module
GB990557A (en) Electronic adding system
RU2713862C1 (en) MULTIPLIER MODULO q
RU2761103C1 (en) Parallel unit counter
RU2809211C1 (en) Binary number comparator
RU2840388C1 (en) Binary subtractor
RU2709653C1 (en) Binary subtractor
RU2629453C1 (en) Binary subtractor
RU2829014C1 (en) Binary subtractor
RU2770798C1 (en) MODULO q SUBTRACTOR
GB2184579A (en) A multi-stage parallel binary adder
RU2242044C1 (en) Majority module
RU2790010C1 (en) Device for selecting the smaller of binary numbers
EP0584827A1 (en) Absolute value circuit
RU2787333C1 (en) Binary number comparator
RU2758184C1 (en) Binary adder
RU2812760C1 (en) Threshold module
RU2762548C1 (en) Adder-multiplier modulo three