RU2789365C1

RU2789365C1 - Transmission circuit, interface circuit and storage device

Info

Publication number: RU2789365C1
Application number: RU2022117147A
Authority: RU
Inventors: Фэн Линь
Original assignee: Чансинь Мемори Текнолоджис, Инк.
Priority date: 2020-08-26
Filing date: 2021-06-21
Publication date: 2023-02-02

Abstract

FIELD: electrical engineering.

SUBSTANCE: invention relates to the field of storage devices of a static type. A transmission circuit contains a site of an upper layer synchronization signal, which is used for synchronization signal transmission; M sites of upper layer data, which are used for data signal transmission; a site of a lower layer synchronization signal, while an area of the site of the lower layer synchronization signal is less than an area of the site of the upper layer synchronization signal; and M sites of lower layer data, wherein an area of each site of lower layer data is less than an area of each site of upper layer data. In this case, the site of the upper layer synchronization signal and sites of upper layer data are located on the first layer; the site of the lower layer synchronization signal and sites of lower layer data are located on the second layer; between the first layer and the second layer, there is a dielectric layer; at the same time, all of the first layer, the dielectric layer, and the second layer are located on the same substrate.

EFFECT: reduction in energy consumption of a circuit.

10 cl, 7 dwg

Description

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННУЮ ЗАЯВКУCROSS-REFERENCE TO RELATED APPLICATION

[0001] Настоящее раскрытие основано на патентной заявке Китая № 202010873287.4, поданной 26 августа 2020 и озаглавленной "Схема передачи, схема интерфейса и запоминающее устройство", содержание которой полностью включено в настоящий документ посредством ссылки.[0001] This disclosure is based on Chinese Patent Application No. 202010873287.4, filed Aug. 26, 2020, titled "Transmission Scheme, Interface Scheme, and Memory", the contents of which are hereby incorporated by reference in their entirety.

ОБЛАСТЬ ТЕХНИКИFIELD OF TECHNOLOGY

[0002] Варианты реализации настоящего раскрытия относятся к схеме передачи, схеме интерфейса и запоминающему устройству.[0002] Embodiments of the present disclosure relate to a transmission scheme, an interface scheme, and a storage device.

УРОВЕНЬ ТЕХНИКИBACKGROUND OF THE INVENTION

[0003] Динамическое оперативное запоминающее устройство (ОЗУ) (DRAM) является полупроводниковым запоминающим устройством (ЗУ), обычно используемым в компьютерах, и состоит из множества повторяющихся блоков ЗУ. Каждый блок ЗУ в целом включает в себя конденсатор и транзистор. Управляющий электрод транзистора соединен с шиной слов, сток транзистора соединен с шиной битов, исток транзистора соединен с конденсатором, а сигнал напряжения на шине слов может управлять открытием или закрытием транзистора, так что информация в виде данных, сохраненная в конденсаторе, считывается через шину битов или информация в виде данных записывается в конденсатор для хранения через шину битов.[0003] Dynamic Random Access Memory (RAM) (DRAM) is a semiconductor memory (RAM) commonly used in computers and consists of a plurality of repeating blocks of memory. Each memory block as a whole includes a capacitor and a transistor. The gate of the transistor is connected to the word line, the drain of the transistor is connected to the bit line, the source of the transistor is connected to the capacitor, and the voltage signal on the word line can control the opening or closing of the transistor, so that information in the form of data stored in the capacitor is read through the bit line or information in the form of data is written to a storage capacitor via a bit bus.

[0004] DRAM может быть разделена на DRAM с удвоенной скоростью передачи данных (Double Data Rate, DDR), DRAM с удвоенной скоростью передачи графики (Graphics Double Data Rate, GDDR) и DRAM с удвоенной скоростью передачи данных с низким энергопотреблением (Low Power Double Data Rate, LPDDR). Поскольку все больше и больше областей применения DRAM, таких как все большее и большее использование DRAM в области мобильных устройств, пользователи предъявляют все более высокие требования к показателю энергопотребления DRAM.[0004] DRAM can be divided into Double Data Rate (DDR) DRAM, Graphics Double Data Rate (GDDR) DRAM, and Low Power Double DRAM. Data Rate, LPDR). As more and more applications of DRAM, such as more and more use of DRAM in the field of mobile devices, users place higher and higher demands on the power consumption of DRAM.

РАСКРЫТИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯDISCLOSURE OF THE INVENTION

[0005] В соответствии с одним вариантом реализации настоящего раскрытия обеспечена схема передачи, которая включает в себя контактную площадку сигнала синхронизации верхнего слоя, М контактных площадок данных верхнего слоя, контактную площадку сигнала синхронизации нижнего слоя и М контактных площадок данных нижнего слоя. Контактная площадка сигнала синхронизации верхнего слоя выполнена с возможностью передачи сигнала синхронизации. М контактных площадок данных верхнего слоя выполнены с возможностью передачи сигналов данных. Контактная площадка сигнала синхронизации нижнего слоя электрически соединена с контактной площадкой сигнала синхронизации верхнего слоя, а площадь контактной площадки сигнала синхронизации нижнего слоя меньше, чем площадь контактной площадки сигнала синхронизации верхнего слоя. М контактных площадок данных нижнего слоя электрически соединены с М контактными площадками данных верхнего слоя во взаимно-однозначном соответствии, а площадь контактной площадки данных нижнего слоя меньше, чем площадь контактной площадки данных верхнего слоя. Контактная площадка сигнала синхронизации верхнего слоя и контактные площадки данных верхнего слоя расположены на первом слое, при этом контактная площадка сигнала синхронизации нижнего слоя и контактные площадки данных нижнего слоя расположены на втором слое, между первым слоем и вторым слоем расположен диэлектрический слой, причем все из первого слоя, диэлектрического слоя и второго слоя расположены на одной и той же подложке, при этом М является целым числом, которое больше или равно 2.[0005] In accordance with one embodiment of the present disclosure, a transmission circuit is provided that includes an upper layer sync signal pad, M upper layer data pads, a lower layer sync signal pad, and M lower layer data pads. The pad of the upper layer synchronization signal is configured to transmit the synchronization signal. The M data pads of the upper layer are configured to transmit data signals. The contact area of the synchronization signal of the lower layer is electrically connected to the contact area of the synchronization signal of the upper layer, and the area of the contact area of the synchronization signal of the lower layer is less than the area of the contact area of the synchronization signal of the upper layer. The M data pads of the lower layer are electrically connected to the M data pads of the upper layer in a one-to-one correspondence, and the area of the data pad of the lower layer is smaller than the area of the data pad of the upper layer. The upper layer sync signal pad and the upper layer data pads are located on the first layer, while the lower layer sync signal pad and the lower layer data pads are located on the second layer, a dielectric layer is located between the first layer and the second layer, all of which are from the first layer. layer, the dielectric layer and the second layer are located on the same substrate, while M is an integer greater than or equal to 2.

[0006] В соответствии с одним вариантом реализации настоящего раскрытия дополнительно обеспечена схема интерфейса, которая включает в себя схему передачи, описанную выше, и М входных буферных схем. М входных буферных схем находятся во взаимно-однозначном соответствии с контактными площадками данных нижнего слоя, а каждая входная буферная схема выполнена с возможностью приема сигнала данных, переданного контактной площадкой данных нижнего слоя, соответствующей указанной входной буферной схеме, под управлением сигнала синхронизации. Контактная площадка сигнала синхронизации нижнего слоя и контактные площадки данных нижнего слоя расположены в первом ряду, при этом М контактных площадок данных нижнего слоя расположены с двух сторон контактной площадки сигнала синхронизации нижнего слоя, а по половине М контактных площадок данных нижнего слоя расположено с каждой стороны. М входных буферных схем расположены во втором ряду и образуют ось, перпендикулярную первому ряду, с контактными площадками данных нижнего слоя в качестве опорных точек, при этом М входных буферных схем расположены с двух сторон оси, а по половине М входных буферных схем расположено с каждой стороны. Расстояние между каждой входной буферной схемой и осью меньше, чем расстояние между контактной площадкой данных нижнего слоя, соответствующей указанной входной буферной схеме, и осью.[0006] According to one embodiment of the present disclosure, an interface circuit is further provided that includes the transmission circuit described above and M input buffer circuits. The M input buffer circuits are in one-to-one correspondence with the data pads of the lower layer, and each input buffer circuit is configured to receive a data signal transmitted by the data pad of the lower layer corresponding to said input buffer circuit under the control of a clock signal. The lower layer synchronization signal pad and the lower layer data pads are located in the first row, wherein M lower layer data pads are located on both sides of the lower layer synchronization signal pad, and half of the M lower layer data pads are located on each side. M input buffer circuits are located in the second row and form an axis perpendicular to the first row, with the lower layer data pads as reference points, while the M input buffer circuits are located on both sides of the axis, and half of the M input buffer circuits are located on each side . The distance between each input buffer circuit and the axis is less than the distance between the lower layer data pad corresponding to the specified input buffer circuit and the axis.

[0007] В соответствии с одним вариантом реализации раскрытия дополнительно обеспечено запоминающее устройство, которое включает в себя схему интерфейса, описанную выше.[0007] In accordance with one embodiment of the disclosure, a storage device is further provided that includes the interface circuitry described above.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙBRIEF DESCRIPTION OF THE DRAWINGS

[0008] На ФИГ. 1 показана структурная схема для схемы интерфейса.[0008] FIG. 1 shows a block diagram for an interface circuit.

[0009] На ФИГ. 2 показана схема расположения для эквивалентной схемы передачи в соответствии с одним вариантом реализации настоящего раскрытия.[0009] FIG. 2 shows a layout for an equivalent transmission scheme in accordance with one embodiment of the present disclosure.

[0010] На ФИГ. 3 показана структурная схема вида в разрезе слоя RDL на кристалле.[0010] FIG. 3 is a block diagram of a cross-sectional view of an RDL layer on a chip.

[0011] На ФИГ. 4 показана структурная схема вида с частичным разрезом для схемы передачи в соответствии с одним вариантом реализации настоящего раскрытия.[0011] FIG. 4 is a block diagram of a partial sectional view of a transmission circuit in accordance with one embodiment of the present disclosure.

[0012] На ФИГ. 5 показана структурная схема для схемы интерфейса в соответствии с одним вариантом реализации настоящего раскрытия.[0012] FIG. 5 is a block diagram for an interface circuit in accordance with one embodiment of the present disclosure.

[0013] На ФИГ. 6 схематически показана схема для схемы интерфейса в соответствии с одним вариантом реализации настоящего раскрытия.[0013] FIG. 6 is a schematic diagram for an interface circuit according to one embodiment of the present disclosure.

[0014] На ФИГ. 7 схематически показана еще одна схема расположения для схемы интерфейса в соответствии с одним вариантом реализации настоящего раскрытия.[0014] FIG. 7 schematically shows another layout for an interface circuit in accordance with one embodiment of the present disclosure.

ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯIMPLEMENTATION OF THE INVENTION

[0015] Из уровня техники очевидно, что рабочие характеристики DRAM в данной области техники все еще нуждается в улучшении.[0015] From the prior art it is obvious that the performance of DRAM in the art still needs to be improved.

[0016] В запоминающем устройстве сигнал выборки данных записи (сигнал Dqs или сигнал Wck) используется в качестве сигнала синхронизации для записи данных. Во время операции записи фронты (нарастающий фронт и спадающий фронт) сигнала Dqs или сигнала Wck должны быть выровнены по времени с центром сигнала данных (сигнала DQ), что также может обеспечить существенное выравнивание с центром, принимая во внимание границы синхроимпульсов. Путь передачи сигнала DQ задан как путь данных, а длина пути данных может влиять на момент времени, в который фронты сигнала DQ достигают порта устройства (такого как порт передачи данных регистра). Путь передачи сигнала Dqs или Wck задан как путь сигнала синхронизации, а длина пути сигнала синхронизации может влиять на момент времени, в который сигнал Dqs или Wck достигает порта устройства (такого как порт сигнала синхронизации регистра). Разность между путем данных сигнала DQ и путем сигналов Dqs или Wck синхронизации задана как tDQS2DQ или tWCK2DQ. Чем меньше разность tDQS2DQ или tWCK2DQ, тем лучше согласование пути данных и пути сигнала синхронизации, и, соответственно, лучше синхронизация схемы. Следует понимать, что разность, описанная выше, является интервалом времени между фронтами сигнала Dqs или сигнала Wck и центром сигнала DQ. Применение Wck является таким же или подобным применению Dqs, например, сигнал синхронизации в LPDDR4 называется как Dqs, а в LPDDR5 называется как Wck.[0016] In the storage device, a write data sample signal (Dqs signal or Wck signal) is used as a timing signal for writing data. During a write operation, the edges (rising edge and falling edge) of the Dqs signal or the Wck signal must be time aligned with the center of the data signal (DQ signal), which can also provide significant center alignment, taking into account clock boundaries. The DQ signal path is defined as a data path, and the length of the data path may affect the timing at which the edges of the DQ signal reach a device port (such as a register data port). The transmission path of the Dqs or Wck signal is set as a clock signal path, and the length of the clock signal path may affect the time at which the Dqs or Wck signal reaches a device port (such as a register clock port). The difference between the data path of the DQ signal and the path of the synchronization signals Dqs or Wck is set to tDQS2DQ or tWCK2DQ. The smaller the difference tDQS2DQ or tWCK2DQ, the better the matching of the data path and the timing signal path, and thus the better the circuit timing. It should be understood that the difference described above is the time interval between the rising edges of the Dqs signal or the Wck signal and the center of the DQ signal. The application of Wck is the same or similar to that of Dqs, for example, the timing signal is referred to as Dqs in LPDDR4 and referred to as Wck in LPDDR5.

[0017] Конкретный анализ выполнен ниже в сочетании с ФИГ. 1. На ФИГ. 1 схематически показана структурная схема для схемы интерфейса.[0017] A specific analysis is performed below in conjunction with FIG. 1. In FIG. 1 is a schematic block diagram for an interface circuit.

[0018] Со ссылкой на ФИГ. 1, схема интерфейса включает в себя множество контактных площадок 11 передачи данных, центральную ось AA1, контактную площадку 13 сигналов синхронизации, множество входных буферных схем 14, множество выходных буферных схем (не показаны), схему 16 приемника сигналов синхронизации и схему 17 генерации сигналов синхронизации. Множество контактных площадок 11 передачи данных расположены рядом друг с другом и выполнены с возможностью передачи сигналов данных, при этом половина множества контактных площадок 11 передачи данных распределена с одной стороны центральной оси AA1, а другая половина распределена с другой стороны центральной оси AA1. Контактная площадка 13 сигналов синхронизации расположена на центральной оси AA1. Множество входных буферных схем 14 соответствуют контактным площадкам 11 передачи данных, и путь данных между каждой входной буферной схемой 14 и соответствующей контактной площадкой 11 передачи данных является таким же (или по существу таким же в пределах определенного диапазона погрешностей, учитывая, что точно такой же путь является лишь идеальной ситуацией в реальном процессе проектирования и производства схемы, так что путь здесь и далее имеет одно и то же определение и включает в себя понятие того, что по существу он является тем же самым в пределах определенного диапазона погрешностей, и этот определенный диапазон погрешностей в данном случае может пониматься, но не ограничиваясь этим, как погрешность между различными путями в пределах 1% или 3%). Множество выходных буферных схем (не показаны) соответствуют контактным площадкам 11 передачи данных, и путь для сигналов синхронизации между каждой выходной буферной схемой и соответствующей контактной площадкой 11 передачи данных является одинаковым. Схема 16 приемника сигналов синхронизации электрически соединена с контактной площадкой 13 сигналов синхронизации и выполнена с возможностью приема сигналов синхронизации и передачи сигналов синхронизации схеме 17 генерации сигналов синхронизации, при этом схема 17 генерации сигналов синхронизации принимает сигнал синхронизации и генерирует управляющий сигнал синхронизации, а входные буферные схемы 14 принимают управляющий сигнал синхронизации и сигналы данных и передают сигналы данных.[0018] With reference to FIG. 1, the interface circuit includes a plurality of communication pads 11, a center shaft AA1, a clock pad 13, a plurality of input buffer circuits 14, a plurality of output buffer circuits (not shown), a clock receiver circuit 16, and a clock signal generation circuit 17. . A plurality of communication pads 11 are located next to each other and are configured to transmit data signals, with half of the plurality of communication pads 11 distributed on one side of the central axis AA1, and the other half distributed on the other side of the central axis AA1. The contact pad 13 of the synchronization signals is located on the central axis AA1. A plurality of input buffer circuits 14 correspond to data communication pads 11, and the data path between each input buffer circuit 14 and the corresponding data communication pad 11 is the same (or substantially the same within a certain error range, given that exactly the same path is only an ideal situation in the actual process of designing and manufacturing a circuit, so that the path hereinafter has the same definition and includes the notion that it is essentially the same within a certain range of errors, and this defined range of errors in this case, it can be understood, but not limited to, as an error between different paths within 1% or 3%). A plurality of output buffer circuits (not shown) correspond to communication pads 11, and the timing signal path between each output buffer circuit and the corresponding communication pad 11 is the same. The synchronization signal receiver circuit 16 is electrically connected to the synchronization signal pad 13 and is configured to receive synchronization signals and transmit synchronization signals to the synchronization signal generation circuit 17, while the synchronization signal generation circuit 17 receives the synchronization signal and generates the control synchronization signal, and the input buffer circuits 14 receive the timing control signal and data signals, and transmit the data signals.

[0019] На ФИГ. 1 контактные площадки 11 передачи данных обозначены как ссылочные позиции DQ0/DQ1... DQ7. Контактная площадка 13 сигналов синхронизации обозначена как ссылочная позиция CLK, и обозначение CLK может быть показано как Dqs или Wck. Входные буферные схемы 14 обозначены как ссылочные позиции RX0/RX1... RX7, при этом входные буферные схемы 14 также являются схемами приемника. Схема 16 приемника сигналов синхронизации обозначена как ссылочная позиция RX_CLK. Схема 17 генерации сигнала синхронизации обозначена как ссылочная позиция CLK GEN.[0019] FIG. 1, the communication pads 11 are designated as reference numerals DQ0/DQ1 to DQ7. The timing signal pad 13 is designated as CLK, and the designation CLK may be shown as Dqs or Wck. The input buffer circuits 14 are designated as RX0/RX1 to RX7, and the input buffer circuits 14 are also receiver circuits. The timing signal receiver circuit 16 is designated as RX_CLK. The clock signal generating circuit 17 is designated as CLK GEN.

[0020] Путь данных, по которому сигнал данных от контактной площадки 11 передачи данных передается соответствующей входной буферной схеме 14, является первым путем, а синхронизирующий путь, по которому сигнал синхронизации от контактной площадки 13 сигналов синхронизации передается соответствующей входной буферной схеме 14, является вторым путем. На ФИГ. 1 различные входные буферные схемы 14 имеют одинаковый первый путь. Однако, входная буферная схема 14, находящаяся дальше от контактных площадок 13 сигналов синхронизации, имеет более длинный второй путь. Таким образом, чем дальше входная буферная схема 14 от контактной площадки 13 сигналов синхронизации, тем больше зазор между первым путем и вторым путем, что приводит к большей соответствующей разности tDQS2DQ или tWCK2DQ, и проблема нарушения синхронизации становится более серьезной. На ФИГ. 1 показаны tDQS2DQ или tWCK2DQ, соответствующие входной буферной схеме 14, наиболее удаленной от контактной площадки 13 сигналов синхронизации.[0020] The data path through which the data signal from the data pad 11 is transmitted to the corresponding input buffer circuit 14 is the first path, and the timing path through which the clock signal from the synchronization pad 13 is transmitted to the corresponding input buffer circuit 14 is the second way. FIG. 1, different input buffer circuits 14 have the same first path. However, the input buffer circuit 14, which is further away from the timing pads 13, has a longer second path. Thus, the farther the input buffer circuit 14 is from the timing signal pad 13, the larger the gap between the first path and the second path, resulting in a larger corresponding difference tDQS2DQ or tWCK2DQ, and the problem of out-of-sync becomes more serious. FIG. 1 shows tDQS2DQ or tWCK2DQ corresponding to the input buffer circuit 14 furthest from the clock pad 13 .

[0021] Сигналы данных от различных контактных площадок 11 передачи данных достигают соответствующих входных буферных схем 14 в близкие моменты времени. Например, при рассмотрении входных буферных схем 14, которые являются самой дальней и самой близкой относительно контактной площадки 13 сигналов синхронизации, как показано на ФИГ. 1, понятно, что момент времени, когда сигнал синхронизации достигает входной буферной схемы 14, расположенной дальше всех от контактной площадки 13 сигналов синхронизации (входной буферной схемы 14, которая соответствует площадке DQ0), является самым поздним, а момент времени, когда сигнал синхронизации достигает входной буферной схемы 14, ближайшей к контактной площадке 13 сигналов синхронизации (входная буферная схема 14, которая соответствует площадке DQ3), является самым ранним, так что входная буферная схема 14, ближайшая к контактной площадке 13 сигналов синхронизации, принимает и передает сигнал данных первой, в то время как входная буферная схема 14, самая дальняя от контактной площадки 13 сигналов синхронизации, передает сигнал данных последней, и разница во времени между двумя входными буферными схемами 14 при передаче сигнала данных является большой. Соответственно, если путь сигнала синхронизации и путь данных входной буферной схемы 14, которая соответствует площадке DQ3, согласованы, путь сигнала синхронизации и путь данных входной буферной схемы 14, которая соответствует площадке DQ0, вряд ли будут согласованы.[0021] The data signals from the various communication pads 11 reach the respective input buffer circuits 14 at close times. For example, when considering the input buffer circuits 14, which are the farthest and closest relative to the pad 13 of the synchronization signals, as shown in FIG. 1, it is understood that the time when the timing signal reaches the input buffer circuit 14 located farthest from the timing signal pad 13 (the input buffer circuit 14, which corresponds to pad DQ0) is the latest, and the time when the timing signal reaches input buffer circuit 14 closest to the timing signal pad 13 (input buffer circuit 14, which corresponds to pad DQ3) is the earliest, so that the input buffer circuit 14 closest to the timing signal pad 13 receives and transmits the data signal first, while the input buffer circuit 14 farthest from the timing signal pad 13 transmits the data signal last, and the time difference between the two input buffer circuits 14 when transmitting the data signal is large. Accordingly, if the timing signal path and the data path of the input buffer circuit 14, which corresponds to the site DQ3, are matched, the synchronization signal path and the data path of the input buffer circuit 14, which corresponds to the site DQ0, are unlikely to be matched.

[0022] В частности, в сочетании с ФИГ. 1, каждая контактная площадка 11 передачи данных имеет соответствующий первый порт d0/d1... d7. Каждая входная буферная схема 14 имеет второй порт r0/r1... r7, соединенный с первым портом соответствующей контактной площадки 11 передачи данных соответственно. Каждая входная буферная схема 14 имеет третий порт v0/v1... v7, соединенный со схемой 17 генерации сигнала синхронизации соответственно. Схема 17 генерации сигнала синхронизации имеет четвертый порт c0, соединенный с каждой входной буферной схемой 14, расположенной на одной стороне центральной оси AA1, и схема 17 генерации сигнала синхронизации также имеет пятый порт c1, соединенный с каждой входной буферной схемой 14, расположенной с другой стороны центральной оси AA1. Для RX0 путем синхронизации сигнала синхронизации является путь c0→v0, а путем данных сигнала данных является путь d0→r0; для RX1 путем синхронизации сигнала синхронизации является путь c1→v1, а путем данных сигнала данных является путь d1→r1; и так далее. Не трудно найти, что для различных входных буферных схем 14 соответствующие пути данных не изменяются, но входная буферная схема 14, ближайшая к центральной оси AA1, имеет более короткий путь сигнала синхронизации. Таким образом, возникает проблема большей разности в tDQS2DQ или tWCK2DQ.[0022] In particular, in combination with FIG. 1, each communication pad 11 has a corresponding first port d0/d1 to d7. Each input buffer circuit 14 has a second port r0/r1...r7 connected to the first port of the corresponding communication pad 11, respectively. Each input buffer circuit 14 has a third port v0/v1...v7 connected to the timing signal generation circuit 17, respectively. The clock signal generation circuit 17 has a fourth port c0 connected to each input buffer circuit 14 located on one side of the center axis AA1, and the clock signal generation circuit 17 also has a fifth port c1 connected to each input buffer circuit 14 located on the other side. central axis AA1. For RX0, the timing path of the clock signal is the path c0→v0, and the data path of the data signal is the path d0→r0; for RX1, the timing path of the clock signal is the path c1→v1, and the data path of the data signal is the path d1→r1; and so on. It is not difficult to find that for different input buffer circuits 14, the corresponding data paths do not change, but the input buffer circuit 14 closest to the center axis AA1 has a shorter timing signal path. Thus, the problem of a larger difference in tDQS2DQ or tWCK2DQ arises.

[0023] Из вышеуказанного анализа, tDQS2DQ или tWCK2DQ, соответствующие различным входным буферным схемам 14, сильно различаются, и существуют строгие требования к значению tDQS2DQ или tWCK2DQ в запоминающем устройстве, например, требование, чтобы значение tDQS2DQ или tWCK2DQ было не больше чем 800 пс, поскольку в противном случае возникают нарушения синхронизации.[0023] From the above analysis, tDQS2DQ or tWCK2DQ corresponding to different input buffer circuits 14 are very different, and there are strict requirements on the value of tDQS2DQ or tWCK2DQ in the storage device, for example, the requirement that the value of tDQS2DQ or tWCK2DQ be no more than 800 ps, because otherwise there are violations of synchronization.

[0024] Для решения вышеупомянутой проблемы вариант реализации настоящего раскрытия обеспечивает схему передачи. Контактная площадка сигнала синхронизации верхнего слоя и контактные площадки данных верхнего слоя, соответственно соединенные с контактной площадкой сигнала синхронизации нижнего слоя и контактными площадками данных нижнего слоя, сконструированы с расположением на кристалле в виде слоя перераспределения сигналов (redistribution layer, RDL); при этом контактная площадка сигнала синхронизации нижнего слоя и контактные площадки данных нижнего слоя расположены централизованно, так что каждая входная буферная схема, соединенная с контактными площадками данных нижнего слоя, также может быть расположена централизованно, тем самым сокращая путь сигнала синхронизации, передаваемого каждой входной буферной схеме, вследствие чего сокращено значение разности между путем сигнала синхронизации и путем сигнала данных. Таким образом, разность tDQS2DQ или tWCK2DQ сокращена, и проблема нарушений синхронизации дополнительно смягчена. Ниже со ссылкой на сопроводительные чертежи подробно описана схема интерфейса согласно данному варианту реализации.[0024] To solve the above problem, an embodiment of the present disclosure provides a transmission scheme. The sync signal pad of the upper layer and the data pads of the upper layer, respectively connected to the sync signal pad of the lower layer and the data pads of the lower layer, are designed to be arranged on a chip as a signal redistribution layer (RDL); wherein the bottom layer timing signal pad and the bottom layer data pads are centralized, so that each input buffer circuit connected to the bottom layer data pads can also be centrally located, thereby shortening the timing signal path transmitted to each input buffer circuit. , whereby the value of the difference between the synchronization signal path and the data signal path is shortened. Thus, the difference tDQS2DQ or tWCK2DQ is reduced, and the problem of out-of-sync is further mitigated. Below, with reference to the accompanying drawings, the interface diagram according to this embodiment will be described in detail.

[0025] На ФИГ. 2 схематически показана схема расположения для эквивалентной схемы передачи в соответствии с одним вариантом реализации настоящего раскрытия. На ФИГ. 3 показана структурная схема вида в разрезе слоя RDL на кристалле. На ФИГ. 4 показана структурная схема вида с частичным разрезом для схемы передачи в соответствии с одним вариантом реализации настоящего раскрытия.[0025] FIG. 2 schematically shows the location scheme for the equivalent transmission scheme in accordance with one option for the implementation of this disclosure. FIG. 3 is a block diagram of a cross-sectional view of an RDL layer on a chip. FIG. 4 shows a structural diagram of the type with a partial section for the transmission scheme in accordance with one option for the implementation of this disclosure.

[0026] Со ссылкой на ФИГ. 2-4, в данном варианте реализации схема передачи включает в себя контактную площадку 101 сигнала синхронизации верхнего слоя, М контактных площадок 102 данных верхнего слоя, контактную площадку 111 сигнала синхронизации нижнего слоя и М контактных площадок 112 данных нижнего слоя. Контактная площадка 101 сигнала синхронизации верхнего слоя выполнена с возможностью передачи сигнала синхронизации. М контактных площадок 102 данных верхнего слоя выполнены с возможностью передачи сигналов данных. Контактная площадка 111 сигнала синхронизации нижнего слоя электрически соединена с контактной площадкой 101 сигнала синхронизации верхнего слоя, а площадь контактной площадки 111 сигнала синхронизации нижнего слоя меньше, чем площадь контактной площадки 101 сигнала синхронизации верхнего слоя. М контактных площадок 112 данных нижнего слоя электрически соединены с М контактными площадками 102 данных верхнего слоя во взаимно-однозначном соответствии, а площадь контактной площадки 112 данных нижнего слоя меньше, чем площадь контактной площадки 102 данных верхнего слоя. Контактная площадка 101 сигнала синхронизации верхнего слоя и контактные площадки 102 данных верхнего слоя расположены на первом слое, контактная площадка 111 сигнала синхронизации нижнего слоя и контактные площадки 112 данных нижнего слоя расположены на втором слое, а диэлектрический слой 103 расположен между первым слоем и вторым слоем, при этом все из первого слоя, диэлектрического слоя 103 и второго слоя расположены на той же самой подложке 100, а М является целым числом, которое больше или равно 2.[0026] With reference to FIG. 2-4, in this embodiment, the transmission circuit includes a top layer sync pad 101, M upper layer data pads 102, a bottom layer sync pad 111, and M bottom layer data pads 112. The pad 101 of the upper layer synchronization signal is configured to transmit the synchronization signal. The M data pads 102 of the upper layer are configured to transmit data signals. The lower layer timing signal pad 111 is electrically connected to the upper layer timing signal pad 101, and the area of the bottom layer timing signal pad 111 is smaller than the area of the upper layer timing signal pad 101. The M lower layer data pads 112 are electrically connected to the M upper layer data pads 102 in a one-to-one correspondence, and the area of the lower layer data pad 112 is smaller than the area of the upper layer data pad 102. The upper layer timing signal pad 101 and the upper layer data pads 102 are located on the first layer, the bottom layer timing signal pad 111 and the bottom layer data pads 112 are located on the second layer, and the dielectric layer 103 is located between the first layer and the second layer, wherein all of the first layer, the dielectric layer 103, and the second layer are disposed on the same substrate 100, and M is an integer greater than or equal to 2.

[0027] Вариант реализации настоящего раскрытия обеспечивает схему передачи с превосходными структурными характеристиками. М контактных площадок 102 данных верхнего слоя и контактная площадка 101 сигнала синхронизации верхнего слоя расположены на первом слое, а М контактных площадок 112 данных нижнего слоя и контактная площадка 111 сигнала синхронизации нижнего слоя расположены на втором слое, при этом площадь контактной площадки 111 сигнала синхронизации нижнего слоя меньше, чем площадь контактной площадки 101 сигнала синхронизации верхнего слоя, а площадь контактной площадки 112 данных нижнего слоя меньше, чем площадь контактной площадки 102 данных верхнего слоя. Таким образом, из сравнения позиционного соотношения между контактной площадкой 102 данных верхнего слоя и контактной площадкой 101 сигнала синхронизации верхнего слоя видно, что расстояние между контактной площадкой 112 данных нижнего слоя и контактной площадкой 111 сигнала синхронизации нижнего слоя является более коротким, так что достигнута централизованная обработка сигналов на контактной площадке 112 данных нижнего слоя, и также может быть достигнута централизованная обработка сигналов во входных буферных схемах, при этом сокращен путь сигнала синхронизации для передачи сигнала синхронизации каждой входной буферной схеме, улучшена степень согласования пути сигнала синхронизации и пути данных, а также в качестве преимущества уменьшены разности tDQS2DQ или tWCK2DQ и нарушение синхронизации. Кроме того, за счет сокращения пути сигнала синхронизации снижаются потери энергии в схеме интерфейса.[0027] An embodiment of the present disclosure provides a transmission scheme with superior structural performance. The M upper layer data pads 102 and the upper layer sync pad 101 are located on the first layer, and the M lower layer data pads 112 and the lower layer sync pad 111 are located on the second layer, and the area of the lower layer sync pad 111 is layer is smaller than the area of the upper layer timing signal pad 101, and the area of the lower layer data pad 112 is smaller than the area of the upper layer data pad 102. Thus, from a comparison of the positional relationship between the upper layer data pad 102 and the upper layer sync pad 101, it can be seen that the distance between the lower layer data pad 112 and the lower layer sync pad 111 is shorter, so that centralized processing is achieved. signals on the lower layer data pad 112, and centralized signal processing in the input buffer circuits can also be achieved, while the clock signal path for transmitting the clock signal to each input buffer circuit is shortened, the matching degree of the clock signal path and the data path is improved, and also in as an advantage, the tDQS2DQ or tWCK2DQ differences and the timing disorder are reduced. In addition, by shortening the timing signal path, power loss in the interface circuit is reduced.

[0028] Схема передачи согласно данному варианту реализации подробно описана ниже со ссылкой на сопроводительные чертежи.[0028] The transmission scheme according to this embodiment is described in detail below with reference to the accompanying drawings.

[0029] В данном варианте реализации указанная схема передачи может быть применена к запоминающему устройству DRAM, такому как LPDDR5.[0029] In this embodiment, this transmission scheme can be applied to a DRAM storage device such as LPDDR5.

[0030] Контактная площадка 101 сигнала синхронизации верхнего слоя и М контактных площадок 102 данных верхнего слоя расположены в первом ряду, при этом М контактных площадок 102 данных верхнего слоя расположены с двух сторон контактной площадки 101 сигнала синхронизации верхнего слоя, причем по половине М контактных площадок 102 данных верхнего слоя расположено с каждой стороны. Контактные площадки 102 данных верхнего слоя являются площадками данных DQ и выполнены с возможностью передачи сигналов DQ, т.е. сигналы данных включают в себя входные и выходные данные. Когда М является четным числом, например, М равно 8, по 4 контактные площадки 102 данных верхнего слоя расположены с каждой стороны оси AA1. Когда М является нечетным числом, например, М равно 7, 3 контактных площадки 102 данных верхнего слоя расположены с одной стороны оси AA1, и 4 контактных площадки 102 данных верхнего слоя расположены с другой стороны. Термин "половина", упомянутый выше, когда М является четным числом, должен пониматься как М/2, а когда М является нечетным числом, должен пониматься как ("M-1")/2 или (M+1)/2, далее по аналогии.[0030] The top layer sync pad 101 and the M top layer data pads 102 are arranged in the first row, with the M top layer data pads 102 located on both sides of the top layer sync pad 101, with half of the M pads 102 top layer data is located on each side. The upper layer data pads 102 are DQ data pads and are capable of transmitting DQ signals, i. e. data signals include input and output data. When M is an even number, for example, M is 8, 4 pads 102 of the upper layer data are located on each side of the axis AA1. When M is an odd number, for example, M is 7, 3 top layer data pads 102 are located on one side of the axis AA1, and 4 top layer data pads 102 are located on the other side. The term "half" mentioned above, when M is an even number, should be understood as M/2, and when M is an odd number, should be understood as ("M-1")/2 or (M+1)/2, hereinafter Similarly.

[0031] Восемь контактных площадок 102 данных верхнего слоя на ФИГ. 2 приведены для примера, и контактные площадки 102 данных верхнего слоя обозначены как ссылочные позиции DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DA7. Понятно, что в других вариантах реализации количество контактных площадок данных верхнего слоя может быть обоснованно задано в соответствии с фактическими требованиями схемы передачи.[0031] eight contact areas 102 of the upper layer data in FIG. 2 are exemplary, and the upper layer data pads 102 are designated as DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DA7. It will be appreciated that in other implementations, the number of upper layer data pads may reasonably be set according to the actual requirements of the transmission scheme.

[0032] Контактная площадка 101 сигнала синхронизации верхнего слоя может быть выполнена с возможностью передачи сигнала CLK, т.е. сигнал синхронизации является сигналом Dqs или WCK, которые относятся к сигналу синхронизации записи или сигналу синхронизации считывания. Соответственно, контактная площадка 101 сигнала синхронизации верхнего слоя представляет собой дифференциальную входную контактную площадку и включает в себя первую контактную площадку 141 сигнала синхронизации верхнего слоя и вторую контактную площадку 151 сигнала синхронизации верхнего слоя, при этом как первая контактная площадка 141 сигнала синхронизации верхнего слоя, так и вторая контактная площадка 151 сигнала синхронизации верхнего слоя соответственно передают взаимодополняющие сигналы синхронизации. В частности, на ФИГ. 2 первая контактная площадка 141 сигнала синхронизации верхнего слоя обозначена как ссылочная позиция Wckt и выполнена с возможностью передачи сигнала Wckt синхронизации. Вторая контактная площадка 151 сигнала синхронизации верхнего слоя обозначена как ссылочная позиция Wckc и выполнена с возможностью передачи сигнала Wckc синхронизации.[0032] The pad 101 of the upper layer clock signal may be configured to transmit a CLK signal, i. e. the clock signal is a Dqs or WCK signal, which refers to a write clock signal or a read clock signal. Accordingly, the top layer sync pad 101 is a differential input pad, and includes the first top sync pad 141 and the second top sync pad 151, where both the first top sync pad 141 and the second pad 151 of the overlay sync signal respectively transmit complementary sync signals. In particular, in FIG. 2, the first pad 141 of the overlay sync signal is designated as Wckt, and is configured to transmit the sync signal Wckt. The second pad 151 of the overlay sync signal is designated Wckc, and is configured to transmit the sync signal Wckc.

[0033] Количество контактных площадок 111 сигнала синхронизации нижнего слоя является таким же, как и количество контактных площадок 101 сигнала синхронизации верхнего слоя, а количество контактных площадок 112 данных нижнего слоя является таким же, как и количество контактных площадок 102 данных верхнего слоя. В частности, контактная площадка 111 сигнала синхронизации нижнего слоя включает в себя первую контактную площадку 142 сигнала синхронизации нижнего слоя и вторую контактную площадку 152 сигнала синхронизации нижнего слоя. Первая контактная площадка 142 сигнала синхронизации нижнего слоя электрически соединена с первой контактной площадкой 141 сигнала синхронизации верхнего слоя, а вторая контактная площадка 152 сигнала синхронизации нижнего слоя электрически соединена со второй контактной площадкой 151 сигнала синхронизации верхнего слоя.[0033] The number of pads 111 of the lower layer clock signal is the same as the number of pads 101 of the upper layer clock signal, and the number of pads 112 of the lower layer data is the same as the number of pads 102 of the upper layer data. Specifically, the bottom layer timing signal pad 111 includes a first bottom layer timing signal pad 142 and a second bottom layer timing signal pad 152. The first pad 142 of the lower layer clock signal is electrically connected to the first pad 141 of the upper layer clock signal, and the second pad 152 of the lower layer clock signal is electrically connected to the second pad 151 of the upper layer clock signal.

[0034] В данном варианте реализации контактная площадка 111 сигнала синхронизации нижнего слоя и М контактных площадок 112 данных нижнего слоя расположены во втором ряду, при этом М контактных площадок 112 данных нижнего слоя расположены с двух сторон контактной площадки 111 сигнала синхронизации нижнего слоя, причем по половине М контактных площадок 112 данных нижнего слоя расположено на каждой стороне.[0034] In this embodiment, the bottom layer sync pad 111 and the M bottom layer data pads 112 are arranged in the second row, with the M bottom layer data pads 112 located on both sides of the bottom layer sync pad 111, and half of the M pads 112 of the bottom layer data are located on each side.

[0035] Следует отметить, что выражение "первый слой" не означает, что контактная площадка 101 сигнала синхронизации верхнего слоя и контактные площадки 102 данных верхнего слоя расположены в первом слое в общей структуре схемы передачи, но оно используется только чтобы указать, что контактная площадка 101 сигнала синхронизации верхнего слоя и контактные площадки 102 данных верхнего слоя расположены в одном и том же слое в схеме передачи. В фактической схеме передачи контактная площадка 101 сигнала синхронизации верхнего слоя и контактные площадки 102 данных верхнего слоя могут быть расположены в любом слое в общей структуре схемы передачи. Схожим образом, выражение "второй слой" не означает, что контактная площадка 111 сигнала синхронизации нижнего слоя и контактные площадки 112 данных нижнего слоя расположены во втором слое в общей структуре схемы передачи, но оно используется только чтобы указать, что контактная площадка 111 сигнала синхронизации нижнего слоя и контактные площадки 112 данных нижнего слоя расположены в одном и том же слое в схеме передачи и расположены в слое, отличающемся от слоя контактной площадки 101 сигнала синхронизации верхнего слоя и контактных площадок 102 данных верхнего слоя. В фактической схеме передачи контактная площадка 111 сигнала синхронизации нижнего слоя и контактные площадки 112 данных нижнего слоя могут быть расположены в любом слое в общей структуре схемы передачи, а между первым слоем и вторым слоем также могут быть расположены другие функциональные слои.[0035] It should be noted that the expression “first layer” does not mean that the contact platform 101 of the synchronization signal of the upper layer and contact sites 102 of the upper layer data are located in the first layer in the general structure of the transmission scheme, but it is used only to indicate that the contact platform 101 Synchronization signals of the upper layer and contact sites 102 of the upper layer data are located in the same layer in the transmission scheme. In the actual transmission scheme, the contact platform 101 of the synchronization of the upper layer and contact sites 102 of the upper layer can be located in any layer in the general structure of the transmission scheme. In a similar way, the expression “second layer” does not mean that the contact platform 111 of the synchronization signal of the lower layer and contact sites 112 of the lower layer data are located in the second layer in the general structure of the transmission scheme, but it is used only to indicate that the contact platform 111 of the signal of the lower synchronization signal The layers and contact sites 112 of the lower layer data are located in the same layer in the transmission diagram and are located in a layer that differs from the layer of contact platform 101 of the synchronization signal of the upper layer and contact sites 102 of the upper layer data. In the actual transmission scheme, the contact platform 111 synchronization signals of the lower layer and contact sites 112 of the lower layer data can be located in any layer in the general structure of the transmission scheme, and other functional layers can also be located between the first layer and the second layer.

[0036] Следует понимать, что подобные выражения, упомянутые выше, также справедливы в отношении "первого ряда" и "второго ряда".[0036] It should be understood that similar expressions mentioned above are also valid in relation to the "first row" and "second row".

[0037] Расстояние между каждой контактной площадкой 112 данных нижнего слоя и контактной площадкой 111 сигнала синхронизации нижнего слоя является первым расстоянием, а расстояние между контактной площадкой 102 данных верхнего слоя, соответствующей контактной площадке 112 данных нижнего слоя, и контактной площадкой 101 сигнала синхронизации верхнего слоя, является вторым расстоянием. Поскольку площадь контактной площадки 112 данных нижнего слоя меньше, чем площадь контактной площадки 102 данных верхнего слоя, а площадь контактной площадки 111 сигнала синхронизации нижнего слоя меньше, чем площадь контактной площадки 101 сигнала синхронизации верхнего слоя, первое расстояние меньше, чем второе расстояние, т.е. по сравнению с контактной площадкой 102 данных верхнего слоя и контактной площадкой 101 сигнала синхронизации верхнего слоя, контактная площадка 112 данных нижнего слоя расположена ближе к контактной площадке 111 сигнала синхронизации нижнего слоя.[0037] The distance between each lower layer data pad 112 and the lower layer sync pad 111 is the first distance, and the distance between the upper layer data pad 102 corresponding to the lower layer data pad 112 and the upper layer sync pad 101 , is the second distance. Since the area of the lower layer data pad 112 is smaller than the area of the upper layer data pad 102, and the area of the lower layer sync pad 111 is smaller than the area of the upper layer sync pad 101, the first distance is smaller than the second distance, i.e., e. compared with the upper layer data pad 102 and the upper layer sync signal pad 101, the lower layer data pad 112 is located closer to the lower layer sync signal pad 111.

[0038] По сравнению со схемой, показанной на ФИГ. 1, когда схема передачи в данном варианте реализации применяется к запоминающему устройству, входные буферные схемы, соответствующие контактным площадкам 112 данных нижнего слоя, расположены таким образом, а путь сигнала синхронизации входной буферной схемы, наиболее удаленной от контактной площадки 111 сигнала синхронизации нижнего слоя, уменьшен в такой степени, что указанный сигнал синхронизации может быть передан входной буферной схеме, наиболее удаленной от контактной площадки 111 сигнала синхронизации нижнего слоя, намного быстрее. Таким образом, время задержки сигнала, вызванной приходом сигнала данных, но неприходом сигнала синхронизации, уменьшено. Соответственно, пути сигнала синхронизации каждой входной буферной схемы сокращены таким образом, что время задержки сигнала всех входных буферных схем может быть соответственно уменьшено. Таким образом, в данном варианте реализации разность tDQS2DQ или tWCK2DQ может быть уменьшена, также могут быть уменьшены нарушения синхронизации, и может быть снижено энергопотребление на пути сигнала синхронизации.[0038] Compared to the circuit shown in FIG. 1, when the transmission circuit in this embodiment is applied to a storage device, the input buffer circuits corresponding to the lower layer data pads 112 are arranged in such a way, and the timing signal path of the input buffer circuit farthest from the lower layer sync signal pad 111 is reduced. to such an extent that said timing signal can be transmitted to the input buffer circuit farthest from the bottom layer timing signal pad 111 much faster. Thus, the signal delay time caused by the arrival of the data signal but the non-arrival of the synchronization signal is reduced. Accordingly, the timing signal paths of each input buffer circuit are shortened such that the signal delay time of all input buffer circuits can be correspondingly reduced. Thus, in this embodiment, the difference tDQS2DQ or tWCK2DQ can be reduced, timing disturbances can also be reduced, and power consumption in the synchronization signal path can be reduced.

[0039] Кроме того, по сравнению с разностью между путем данных, проходящим между каждой контактной площадкой 101 сигнала синхронизации верхнего слоя и соответствующей входной буферной схемой, и путем сигнала синхронизации, проходящим между каждой контактной площадкой 102 данных верхнего слоя и соответствующей входной буферной схемой, разность между путем данных, проходящим между каждой контактной площадкой 111 сигнала синхронизации нижнего слоя и соответствующей входной буферной схемой, и путем сигнала синхронизации, проходящим между каждой контактной площадкой 112 данных нижнего слоя и соответствующей входной буферной схемой, уменьшена таким образом, что в данном варианте реализации разность tDQS2DQ или tWCK2DQ различных входных буферных схем может быть сокращена, тем самым повышена степень согласования пути сигнала синхронизации и пути данных различных входных буферных схем и улучшены характеристики синхронизации передачи сигнала данных различных входных буферных схем.[0039] In addition, compared to the difference between the data path passing between each upper layer timing signal pad 101 and the corresponding input buffer circuit and the timing signal path passing between each upper layer data pad 102 and the corresponding input buffer circuit, the difference between the data path passing between each lower layer clock pad 111 and the corresponding input buffer circuit and the clock signal path passing between each lower layer data pad 112 and the corresponding input buffer circuit is reduced so that in this embodiment the difference tDQS2DQ or tWCK2DQ of different input buffer circuits can be reduced, thereby improving the degree of matching between the timing signal path and the data path of the various input buffer circuits, and improving the transmission timing performance of the data signal of the various input buffer circuits.

[0040] В данном варианте реализации площадь контактной площадки 112 данных нижнего слоя равна площади контактной площадки 111 сигнала синхронизации нижнего слоя. В других вариантах реализации площадь контактной площадки данных нижнего слоя также может быть больше или меньше, чем площадь контактной площадки сигнала синхронизации нижнего слоя.[0040] In this embodiment, the area of the data pad 112 of the bottom layer is equal to the area of the pad 111 of the bottom layer sync signal. In other implementations, the data pad area of the bottom layer may also be larger or smaller than the pad area of the bottom layer sync signal.

[0041] Схема передачи дополнительно включает в себя первую металлическую соединительную линию 104 и вторую металлическую соединительную линию 105. Первая металлическая соединительная линия 104 расположена между контактной площадкой 111 сигнала синхронизации нижнего слоя и контактной площадкой 101 сигнала синхронизации верхнего слоя. Вторая металлическая соединительная линия 105 расположена между контактной площадкой 112 данных нижнего слоя и контактной площадкой 102 данных верхнего слоя, соответствующей контактной площадке 112 данных нижнего слоя. Длина первой металлической соединительной линии 104 меньше, чем длина второй металлической соединительной линии 105.[0041] The transmission circuit further includes a first metal connection line 104 and a second metal connection line 105. The first metal connection line 104 is located between the lower layer sync signal pad 111 and the upper layer sync signal pad 101. The second metal connecting line 105 is located between the lower layer data pad 112 and the upper layer data pad 102 corresponding to the lower layer data pad 112 . The length of the first metal connecting line 104 is less than the length of the second metal connecting line 105.

[0042] Поскольку длина первой металлической соединительной линии 104 меньше, чем длина второй металлической соединительной линии 105, целесообразным является централизованное расположение контактных площадок 111 сигнала синхронизации нижнего слоя.[0042] Since the length of the first metal connection line 104 is shorter than the length of the second metal connection line 105, it is advantageous to centrally arrange the pads 111 of the lower layer clock signal.

[0043] В данном варианте реализации электрическое соединение между контактной площадкой 111 сигнала синхронизации нижнего слоя и контактной площадкой 101 сигнала синхронизации верхнего слоя и электрическое соединение между контактной площадкой 112 данных нижнего слоя и контактной площадкой 102 данных верхнего слоя достигаются расположением на кристалле в виде слоя перераспределения сигналов (redistribution layer, RDL), т.е. посредством монтажного слоя на чипе.[0043] In this embodiment, the electrical connection between the lower layer sync signal pad 111 and the upper layer sync signal pad 101, and the electrical connection between the lower layer data pad 112 and the upper layer data pad 102 are achieved by arranging on-chip as a redistribution layer signals (redistribution layer, RDL), i.e. through the mounting layer on the chip.

[0044] На ФИГ. 3 показан вид в разрезе, изображающий структурную схему слоя RDL на кристалле, как показано на ФИГ. 3, которая включает в себя первый функциональный слой 1101, второй функциональный слой 1102, первую контактную площадку 1103, вторую контактную площадку 1104, первую токопроводящую вставку 1113, вторую токопроводящую вставку 1114, первый монтажный слой 1123, второй монтажный слой 1124, первую монтажную контактную площадку 1133 и вторую монтажную контактную площадку 1134. Первый функциональный слой 1101 и второй функциональный слой 1102 последовательно уложены друг на друга. Первая контактная площадка 1103 и вторая контактная площадка 1104 расположены на первом функциональном слое 1101. Первая токопроводящая вставка 1113 проникает через второй функциональный слой 1102 и электрически соединена с первой контактной площадкой 1103, а вторая токопроводящая вставка 1114 проникает через второй функциональный слой 1102 и электрически соединена со второй контактной площадкой 1104. Первый монтажный слой 1123 расположен на поверхности второго функционального слоя 1102 и электрически соединен с первой токопроводящей вставкой 1113, а второй монтажный слой 1124 расположен на поверхности второго функционального слоя 1102 и электрически соединен со второй токопроводящей вставкой 1114. Первая монтажная контактная площадка 1133 расположена на поверхности второго функционального слоя 1102 и электрически соединена с первым монтажным слоем 1123, а вторая монтажная контактная площадка 1134 расположена на поверхности второго функционального слоя 1102 и электрически соединена со вторым монтажным слоем 1124. Путем позиционного расположения первой токопроводящей вставки 1113 и первого монтажного слоя 1123 обоснованно регулируется относительное положение и размерное соотношение между первой монтажной контактной площадкой 1133 и первой контактной площадкой 1103, а также регулируется относительное положение и размерное соотношение между второй монтажной контактной площадкой 1134 и второй контактной площадкой 1104, так что размер первой монтажной контактной площадки 1133 больше, чем размер первой контактной площадки 1103, размер второй монтажной контактной площадки 1134 больше, чем размер второй контактной площадки 1104, а расстояние между первой монтажной контактной площадкой 1133 и второй монтажной контактной площадкой 1134 больше, чем расстояние между первой контактной площадкой 1103 и второй контактной площадкой 1104. Первый монтажный слой 1123 является намного более толстым, чем металлический слой, где расположена первая контактная площадка 1103, т.е., например, толщина первого монтажного слоя 1123 составляет 4 мкм, а толщина металлического слоя, где расположена первая контактная площадка 1103, составляет 400 нм.[0044] FIG. 3 is a sectional view showing a structural diagram of an RDL layer on a chip as shown in FIG. 3, which includes the first functional layer 1101, the second functional layer 1102, the first pad 1103, the second pad 1104, the first conductive insert 1113, the second conductive insert 1114, the first mounting layer 1123, the second mounting layer 1124, the first mounting pad 1133 and a second mounting pad 1134. The first functional layer 1101 and the second functional layer 1102 are successively stacked on top of each other. The first pad 1103 and the second pad 1104 are located on the first functional layer 1101. The first conductive insert 1113 penetrates the second functional layer 1102 and is electrically connected to the first pad 1103, and the second conductive insert 1114 penetrates the second functional layer 1102 and is electrically connected to the second pad 1104. The first mounting layer 1123 is located on the surface of the second functional layer 1102 and is electrically connected to the first conductive insert 1113, and the second mounting layer 1124 is located on the surface of the second functional layer 1102 and is electrically connected to the second conductive insert 1114. The first mounting pad 1133 is located on the surface of the second functional layer 1102 and is electrically connected to the first mounting layer 1123, and the second mounting pad 1134 is located on the surface of the second functional layer 1102 and is electrically connected to the second mounting layer 1124. By positioning the first conductive insert 1113 and the first mounting layer 1123, the relative position and dimensional relationship between the first mounting pad 1133 and the first pad 1103 is reasonably controlled, and the relative position and dimensional relationship between the second mounting pad 1134 is also adjusted. and a second pad 1104 so that the size of the first pad 1133 is larger than the size of the first pad 1103, the size of the second pad 1134 is larger than the size of the second pad 1104, and the distance between the first pad 1133 and the second pad pad 1134 is greater than the distance between the first pad 1103 and the second pad 1104. The first mounting layer 1123 is much thicker than the metal layer where the first pad 1103 is located, i.e., for example , the thickness of the first mounting layer 1123 is 4 µm, and the thickness of the metal layer where the first pad 1103 is located is 400 nm.

[0045] В частности, в данном варианте реализации первая контактная площадка 1103 и вторая контактная площадка 1104 могут быть контактными площадками данных нижнего слоя или контактными площадками сигнала синхронизации нижнего слоя, а первая монтажная контактная площадка 1133 и вторая монтажная контактная площадка 1134 могут быть контактными площадками данных верхнего слоя или контактными площадками сигнала синхронизации верхнего слоя. На ФИГ. 4 показана структурная схема вида с частичным разрезом для схемы передачи в соответствии с одним вариантом реализации настоящего раскрытия.[0045] Specifically, in this embodiment, the first pad 1103 and the second pad 1104 may be bottom layer data pads or bottom layer clock pads, and the first pad 1133 and second pad 1134 may be pads top layer data or pads of the top layer clock signal. FIG. 4 is a block diagram of a partial sectional view of a transmission circuit in accordance with one embodiment of the present disclosure.

[0046] Как показано на ФИГ. 4, в одном примере контактная площадка 111 сигнала синхронизации нижнего слоя и контактные площадки 112 данных нижнего слоя расположены внутри слоя 100 подложки, а диэлектрический слой 103 уложен на слой 100 подложки. Первая металлическая соединительная линия 104 включает в себя первое токопроводящее отверстие 114, причем первое токопроводящее отверстие 114 проникает через диэлектрический слой 103 и входит в контакт с контактной площадкой 111 сигнала синхронизации нижнего слоя и контактной площадкой 101 сигнала синхронизации верхнего слоя. Вторая металлическая соединительная линия 105 включает в себя второе токопроводящее отверстие 115 и второй металлический слой 125. Второе токопроводящее отверстие 115 проникает через диэлектрический слой 103 и входит в контакт с контактной площадкой 112 данных нижнего слоя, а второй металлический слой 125 расположен на одной стороне диэлектрического слоя 103 на расстоянии от первого слоя и находится в контакте со вторым токопроводящим отверстием 115 и контактной площадкой 102 данных верхнего слоя.[0046] As shown in FIG. 4, in one example, the bottom layer timing signal pad 111 and the bottom layer data pads 112 are located inside the substrate layer 100, and the dielectric layer 103 is stacked on the substrate layer 100. The first metal connecting line 104 includes a first conductive hole 114, wherein the first conductive hole 114 penetrates the dielectric layer 103 and comes into contact with the bottom layer timing signal pad 111 and the upper layer timing signal pad 101. The second metal connecting line 105 includes a second conductive hole 115 and a second metal layer 125. The second conductive hole 115 penetrates the dielectric layer 103 and comes into contact with the lower layer data pad 112, and the second metal layer 125 is located on one side of the dielectric layer. 103 at a distance from the first layer and is in contact with the second conductive hole 115 and the data pad 102 of the upper layer.

[0047] Первая металлическая соединительная линия 104 дополнительно может включать в себя первый металлический слой, причем первый металлический слой расположен на поверхности диэлектрического слоя 103 на расстоянии от слоя 100 подложки и находится в контакте с первым токопроводящим отверстием 114 и контактной площадкой 101 сигнала синхронизации верхнего слоя.[0047] The first metal connecting line 104 may further include a first metal layer, wherein the first metal layer is disposed on the surface of the dielectric layer 103 at a distance from the substrate layer 100 and is in contact with the first conductive hole 114 and the upper layer timing signal pad 101 .

[0048] Длина первого токопроводящего отверстия 114 является такой же, как и длина второго токопроводящего отверстия 115, а длина первого металлического слоя меньше, чем длина второго металлического слоя 125. Форма поперечного сечения первого токопроводящего отверстия 114 может быть прямолинейной, форма поперечного сечения второго токопроводящего отверстия 115 может быть прямолинейной, а длины первого токопроводящего отверстия 114 и второго токопроводящего отверстия 115 равны толщине диэлектрического слоя 103.[0048] The length of the first conductive hole 114 is the same as the length of the second conductive hole 115, and the length of the first metal layer is less than the length of the second metal layer 125. The cross-sectional shape of the first conductive hole 114 may be straight, the cross-sectional shape of the second conductive hole holes 115 may be straight, and the lengths of the first conductive hole 114 and the second conductive hole 115 are equal to the thickness of the dielectric layer 103.

[0049] В другом примере первая металлическая соединительная линия 104 может включать в себя первую токопроводящую вставку, при этом первая токопроводящая вставка проникает через диэлектрический слой 103 и находится в контакте с контактной площадкой 111 сигнала синхронизации нижнего слоя и контактной площадкой 101 сигнала синхронизации верхнего слоя. Вторая металлическая соединительная линия 105 включает в себя вторую токопроводящую вставку, при этом вторая токопроводящая вставка проникает через диэлектрический слой 103 и находится в контакте с контактной площадкой 112 данных нижнего слоя и контактной площадкой 102 данных верхнего слоя. Длина первой токопроводящей вставки меньше, чем длина второй токопроводящей вставки.[0049] In another example, the first metal connection line 104 may include a first conductive insert, wherein the first conductive insert penetrates the dielectric layer 103 and is in contact with the bottom layer timing signal pad 111 and the top layer timing signal pad 101. The second metal connecting line 105 includes a second conductive insert, wherein the second conductive insert penetrates the dielectric layer 103 and is in contact with the lower layer data pad 112 and the upper layer data pad 102. The length of the first conductive insert is less than the length of the second conductive insert.

[0050] В частности, форма поперечного сечения первой токопроводящей вставки может быть прямолинейной, форма поперечного сечения второй токопроводящей вставки может иметь форму ломаной линии. Длина первой токопроводящей вставки может быть равна толщине диэлектрического слоя, а длина второй токопроводящей вставки может быть больше, чем толщина диэлектрического слоя.[0050] In particular, the cross-sectional shape of the first conductive insert may be rectilinear, the cross-sectional shape of the second conductive insert may be in the form of a broken line. The length of the first conductive insert may be equal to the thickness of the dielectric layer, and the length of the second conductive insert may be greater than the thickness of the dielectric layer.

[0051] В данном варианте реализации, со ссылкой на ФИГ. 2, схема передачи дополнительно может включать в себя множество испытательных контактных площадок 106 нижнего слоя, при этом множество испытательных контактных площадок 106 нижнего слоя имеют одинаковую площадь. Площадь испытательной контактной площадки 106 нижнего слоя больше, чем площадь контактной площадки 112 данных нижнего слоя. В частности, испытательные контактные площадки 106 нижнего слоя, контактные площадки 112 данных нижнего слоя и контактная площадка 111 сигнала синхронизации нижнего слоя расположены на одном и том же слое и могут быть использованы в качестве испытательной контактной площадки для испытательного зонда, при этом зонд в процессе испытания должен находиться в контакте с испытательной контактной площадкой 106 нижнего слоя, а испытательная контактная площадка 106 нижнего слоя должна иметь относительно большую площадь, чтобы уменьшить сложность испытания. Например, площадь испытательной контактной площадки 106 нижнего слоя составляет 60 мкм × 60 мкм, а площадь контактной площадки 112 данных нижнего слоя составляет 40 мкм × 40 мкм.[0051] In this embodiment, with reference to FIG. 2, the transmission circuit may further include a plurality of bottom layer test pads 106, wherein the plurality of bottom layer test pads 106 have the same area. The area of the lower layer test pad 106 is larger than the area of the lower layer data pad 112 . In particular, the bottom layer test pads 106, the bottom layer data pads 112, and the bottom layer sync signal pad 111 are located on the same layer and can be used as a test pad for a test probe while the probe is being tested. should be in contact with the test pad 106 of the bottom layer, and the test pad 106 of the bottom layer should have a relatively large area in order to reduce the complexity of the test. For example, the area of the bottom layer test pad 106 is 60 µm×60 µm, and the area of the bottom layer data pad 112 is 40 µm×40 µm.

[0052] В соответствии со схемой передачи варианта реализации контактная площадка сигнала синхронизации нижнего слоя, электрически соединенная с контактной площадкой сигнала синхронизации верхнего слоя, и контактные площадки данных нижнего слоя, электрически соединенные с контактными площадками данных верхнего слоя, расположены на кристалле в виде слоя RDL, при этом площадь контактной площадки сигнала синхронизации нижнего слоя меньше, чем площадь контактной площадки сигнала синхронизации верхнего слоя, а площадь контактной площадки данных нижнего слоя меньше, чем площадь контактной площадки данных верхнего слоя. После того, как будут расположены входные буферные схемы, соответствующие контактным площадкам данных нижнего слоя, длина пути сигнала синхронизации, требуемая для передачи сигнала синхронизации каждой входной буферной схеме, в качестве преимущества сокращена, а также повышена степень согласования пути сигнала синхронизации и пути данных таким образом, что разность tDQS2DQ или tWCK2DQ и нарушение синхронизации уменьшены. Разность длины пути сигнала синхронизации, соответствующего входной буферной схеме, мала, и в то же время может быть удовлетворено требование высокой степени согласования путей сигнала синхронизации и пути данных входной буферной схемы.[0052] According to the transmission scheme of the embodiment, the lower layer sync signal pad electrically connected to the upper layer sync signal pad and the lower layer data pad electrically connected to the upper layer data pad are disposed on the chip as an RDL layer , wherein the area of the pad of the synchronization signal of the lower layer is less than the area of the pad of the synchronization signal of the upper layer, and the area of the pad of the data of the lower layer is less than the area of the pad of the data of the upper layer. Once the input buffer circuits are located corresponding to the data pads of the lower layer, the length of the clock signal path required to transmit the clock signal to each input buffer circuit is advantageously shortened, and the matching of the clock signal path and the data path is improved, thus that the tDQS2DQ or tWCK2DQ difference and the timing disorder are reduced. The difference in the path length of the synchronization signal corresponding to the input buffer circuit is small, and at the same time, the requirement of a high degree of matching of the synchronization signal paths and the data path of the input buffer circuit can be satisfied.

[0053] Соответственно, данный вариант реализации настоящего раскрытия дополнительно обеспечивает схему интерфейса, которая включает в себя схему передачи, описанную в вышеуказанном варианте реализации, и дополнительно включает в себя М входных буферных схем. Схема интерфейса в соответствии с данным вариантом реализации подробно описана ниже со ссылкой на чертежи.[0053] Accordingly, this embodiment of the present disclosure further provides an interface circuit that includes the transmission circuit described in the above embodiment, and further includes M input buffer circuits. The interface diagram according to this embodiment is described in detail below with reference to the drawings.

[0054] ФИГ. 5 показана структурная схема для схемы интерфейса в соответствии с одним вариантом реализации настоящего раскрытия.[0054] FIG. 5 is a block diagram for an interface circuit in accordance with one embodiment of the present disclosure.

[0055] Со ссылкой на ФИГ. 5, в данном варианте реализации схема интерфейса включает в себя контактную площадку 101 сигнала синхронизации верхнего слоя, М контактных площадок 102 данных верхнего слоя, контактную площадку 111 сигнала синхронизации нижнего слоя, М контактных площадок 112 данных нижнего слоя и М входных буферных схем 201. Контактная площадка 101 сигнала синхронизации верхнего слоя выполнена с возможностью передачи сигнала синхронизации. М контактных площадок 102 данных верхнего слоя выполнены с возможностью передачи сигналов данных. Контактная площадка 111 сигнала синхронизации нижнего слоя электрически соединена с контактной площадкой 101 сигнала синхронизации верхнего слоя, при этом площадь контактной площадки 111 сигнала синхронизации нижнего слоя меньше, чем площадь контактной площадки 101 сигнала синхронизации верхнего слоя. М контактных площадок 112 данных нижнего слоя электрически соединены с М контактными площадками 102 данных верхнего слоя в режиме взаимно-однозначного соответствия, при этом площадь контактных площадок 112 данных нижнего слоя меньше, чем площадь контактной площадки 102 данных верхнего слоя. Контактная площадка 101 сигнала синхронизации верхнего слоя и контактные площадки 102 данных верхнего слоя расположены на первом слое, при этом контактная площадка 111 сигнала синхронизации нижнего слоя и контактные площадки 112 данных нижнего слоя расположены на втором слое, диэлектрический слой 103 расположен между первым слоем и вторым слоем, причем все из первого слоя, диэлектрического слоя 103 и второго слоя расположены на одной и той же подложке, а М является целым числом, которое больше или равно 2. М входных буферных схем 201 находятся во взаимно-однозначном соответствии с контактными площадками 112 данных нижнего слоя, при этом каждая входная буферная схема выполнена с возможностью приема сигнала данных, переданного контактной площадкой 112 данных нижнего слоя, соответствующей входной буферной схеме 201, под управлением сигнала синхронизации. Контактная площадка 111 сигнала синхронизации нижнего слоя и контактные площадки 112 данных нижнего слоя расположены в первом ряду, при этом М контактных площадок данных нижнего слоя расположены с двух сторон контактной площадки 111 сигнала синхронизации нижнего слоя, причем по половине М контактных площадок данных нижнего слоя расположены с каждой стороны. М входных буферных схем 201 расположены во втором ряду и образуют ось AA1, перпендикулярную первому ряду с контактными площадками 112 данных нижнего слоя в качестве опорных точек, при этом М входных буферных схем 201 расположены с двух сторон оси AA1, причем по половине М входных буферных схем 201 расположены с каждой стороны, а расстояние между каждой входной буферной схемой 201 и осью меньше, чем расстояние между контактной площадкой 112 данных нижнего слоя, соответствующей входной буферной схеме 201, и осью AA1.[0055] With reference to FIG. 5, in this embodiment, the interface circuit includes a top layer sync pad 101, M top layer data pads 102, a bottom layer sync pad 111, M bottom layer data pads 112, and M input buffer circuits 201. the upper layer timing signal pad 101 is configured to transmit the timing signal. The M data pads 102 of the upper layer are configured to transmit data signals. The pad 111 of the lower layer sync signal is electrically connected to the pad 101 of the sync signal of the upper layer, and the area of the pad 111 of the sync signal of the lower layer is smaller than the area of the pad 101 of the sync signal of the upper layer. The M lower layer data pads 112 are electrically connected to the M upper layer data pads 102 in a one-to-one correspondence mode, and the area of the lower layer data pads 112 is smaller than the area of the upper layer data pad 102. The upper layer timing signal pad 101 and the upper layer data pads 102 are located on the first layer, while the bottom layer timing signal pad 111 and the bottom layer data pads 112 are located on the second layer, the dielectric layer 103 is located between the first layer and the second layer , wherein all of the first layer, the dielectric layer 103, and the second layer are all located on the same substrate, and M is an integer greater than or equal to 2. The M input buffer circuits 201 are in one-to-one correspondence with the data pads 112 of the lower layer, wherein each input buffer circuit is configured to receive a data signal transmitted by the lower layer data pad 112 corresponding to the input buffer circuit 201 under the control of the clock signal. The bottom layer sync pad 111 and the bottom layer data pads 112 are arranged in the first row, with M bottom layer data pads located on both sides of the bottom layer sync pad 111, with half of the M bottom layer data pads located on each side. The M input buffer circuits 201 are arranged in the second row and form an axis AA1 perpendicular to the first row with the lower layer data pads 112 as reference points, the M input buffer circuits 201 are located on both sides of the axis AA1, with half of the M input buffer circuits 201 are located on each side, and the distance between each input buffer circuit 201 and the axis is less than the distance between the lower layer data pad 112 corresponding to the input buffer circuit 201 and the axis AA1.

[0056] Ниже в сочетании с чертежами подробно описана схема интерфейса в соответствии с данным вариантом реализации.[0056] The interface diagram according to this embodiment is described in detail in conjunction with the drawings below.

[0057] Контактная площадка 111 сигнала синхронизации нижнего слоя является дифференциальной входной контактной площадкой и включает в себя первую контактную площадку 142 сигнала синхронизации нижнего слоя и вторую контактную площадку 152 сигнала синхронизации нижнего слоя. Первая контактная площадка 142 сигнала синхронизации нижнего слоя и вторая контактная площадка 152 сигнала синхронизации нижнего слоя соответственно передают взаимодополняющие сигналы синхронизации. Первая контактная площадка 142 сигнала синхронизации нижнего слоя и вторая контактная площадка 152 сигнала синхронизации нижнего слоя симметрично расположены относительно оси AA1.[0057] The bottom layer sync pad 111 is a differential input pad and includes a first bottom layer sync pad 142 and a second bottom layer sync pad 152. The first pad 142 of the lower layer clock signal and the second pad 152 of the lower layer clock signal respectively transmit complementary clock signals. The first pad 142 of the lower layer sync signal and the second pad 152 of the lower layer sync signal are symmetrically disposed about the axis AA1.

[0058] В данном варианте реализации первая контактная площадка 142 сигнала синхронизации нижнего слоя и вторая контактная площадка 152 сигнала синхронизации нижнего слоя симметрично расположены относительно оси AA1. Путь сигнала синхронизации между первой контактной площадкой 142 сигнала синхронизации нижнего слоя и входной буферной схемой 201, расположенной с одной стороны оси AA1, является первым путем сигнала синхронизации, а путь сигнала синхронизации между второй контактной площадкой 152 сигнала синхронизации нижнего слоя и входной буферной схемой 201, расположенной с другой стороны оси AA1, является вторым путем сигнала синхронизации, при этом такое размещение является выгодным, так как способствует уменьшению разности между первым путем сигнала синхронизации и вторым путем сигнала синхронизации, таким образом уменьшая или устраняя отрицательные воздействия на разность tDQS2DQ или tWCK2DQ, вызванные большой разностью между первым путем сигнала синхронизации и вторым путем сигнала синхронизации.[0058] In this embodiment, the first pad 142 of the lower layer sync signal and the second pad 152 of the lower layer sync signal are symmetrically disposed about the axis AA1. The timing signal path between the first bottom layer timing signal pad 142 and the input buffer circuit 201 located on one side of the axis AA1 is the first timing signal path, and the timing signal path between the second bottom layer timing signal pad 152 and the input buffer circuit 201, located on the other side of the axis AA1, is the second clock signal path, and this placement is advantageous, as it helps to reduce the difference between the first clock signal path and the second clock signal path, thus reducing or eliminating the negative effects on the difference tDQS2DQ or tWCK2DQ caused by a large difference between the first synchronization signal path and the second synchronization signal path.

[0059] Следует отметить, что в других вариантах реализации первая контактная площадка сигнала синхронизации нижнего слоя и вторая контактная площадка сигнала синхронизации нижнего слоя также могут быть расположены с одной и той же стороны оси.[0059] It should be noted that in other embodiments, the first pad of the lower layer sync signal and the second pad of the lower layer sync signal may also be located on the same side of the axis.

[0060] Кроме того, выражения "первый ряд" и "второй ряд" не означают конкретный первый ряд и второй ряд в общих контактных площадках схемы передачи, но используются для указания того, что контактные площадки, расположенные в первом ряду, находятся в другом ряду относительно контактных площадок, расположенных во втором ряду.[0060] In addition, the expressions "first row" and "second row" do not mean a specific first row and second row in the common pads of the transmission circuit, but are used to indicate that the pads located in the first row are in a different row. Regarding the contact sites located in the second row.

[0061] Схема интерфейса дополнительно включает в себя схему 202 обработки сигнала синхронизации, которая электрически соединена с контактной площадкой 111 сигнала синхронизации нижнего слоя и множеством входных буферных схем 201 и выполнена с возможностью приема сигнала синхронизации и обработки сигнала синхронизации, который должен служить в качестве управляющего сигнала синхронизации для М входных буферных схем 201. Схема 202 обработки сигнала синхронизации включает в себя схему приемника сигналов синхронизации и схему генерации фазы, при этом схема приемника сигналов синхронизации электрически соединена с контактной площадкой 111 сигнала синхронизации нижнего слоя и выполнена с возможностью приема сигнала синхронизации, а выходной сигнал схемы приемника сигналов синхронизации служит входным сигналом для схемы генерации фазы, причем схема генерации фазы выполнена с возможностью генерирования управляющего сигнала синхронизации.[0061] The interface circuit further includes a sync signal processing circuit 202 that is electrically connected to the lower layer sync signal pad 111 and a plurality of input buffer circuits 201, and is configured to receive a sync signal and process a sync signal to serve as a control signal. sync signal to M input buffer circuits 201. The sync signal processing circuit 202 includes a sync signal receiver circuit and a phase generation circuit, wherein the sync signal receiver circuit is electrically connected to the lower layer sync signal pad 111 and is configured to receive the sync signal, and an output of the sync receiver circuit serves as an input to a phase generation circuit, the phase generation circuit being configured to generate a timing control signal.

[0062] Схема 202 обработки сигнала синхронизации совмещена с осью AA1, т.е. схема 202 обработки сигнала синхронизации размещена в местоположении, где расположена ось AA1. Таким образом, предпочтительно уменьшить разность путей сигнала синхронизации, требуемых для передачи управляющего сигнала синхронизации входным буферным схемам 201 с обеих сторон оси AA1. Схема 202 обработки сигнала синхронизации расположена в местоположении, в котором расположена ось AA1, но это не означает, что схема 202 обработки сигнала синхронизации полностью симметрична относительно оси AA1. С учетом фактической ситуации при проектировании и изготовлении схем, схема обработки сигнала синхронизации расположена приблизительно в местоположении, в котором расположена ось AA1, и ее средняя линия может отклоняться от AA1 на определенную величину, такую как 10% или 20%.[0062] The synchronization signal processing circuit 202 is aligned with the axis AA1, i. the timing signal processing circuit 202 is located at the location where the axis AA1 is located. Thus, it is preferable to reduce the timing signal path difference required for transmitting the timing control signal to the input buffer circuits 201 on both sides of the axis AA1. The timing signal processing circuit 202 is located at the location where the axis AA1 is located, but this does not mean that the timing signal processing circuit 202 is completely symmetrical with respect to the axis AA1. Considering the actual situation in circuit design and manufacture, the timing signal processing circuit is located approximately at the location where the axis AA1 is located, and its center line may deviate from AA1 by a certain amount, such as 10% or 20%.

[0063] Каждая входная буферная схема 201 расположена непосредственно ниже соответствующей контактной площадки 112 данных нижнего слоя. Входная буферная схема 201 принимает сигнал данных под управлением сигнала синхронизации и продолжает передавать сигнал данных. Таким образом, когда сигнал данных контактной площадки 102 данных верхнего слоя передан входной буферной схеме 201, входная буферная схема 201 принимает сигнал данных и передает сигнал данных только тогда, когда сигнал синхронизации также передается входной буферной схеме 201. Когда сигнал данных передан входной буферной схеме 201, но сигнал синхронизации не пришел, входная буферная схема 201 не передает сигнал данных.[0063] Each input buffer circuit 201 is located directly below the corresponding pad 112 data of the lower layer. The input buffer circuit 201 receives the data signal under the control of the clock signal and continues to transmit the data signal. Thus, when the data signal of the upper layer data pad 102 is transmitted to the input buffer circuit 201, the input buffer circuit 201 receives the data signal and transmits the data signal only when the clock signal is also transmitted to the input buffer circuit 201. When the data signal is transmitted to the input buffer circuit 201 , but the synchronization signal has not arrived, the input buffer circuit 201 does not transmit the data signal.

[0064] В данном варианте реализации благодаря централизованному расположению контактных площадок 112 данных нижнего слоя по сравнению с контактной площадкой 102 данных верхнего слоя, расстояние между каждой входной буферной схемой 201 и осью AA1 меньше, чем расстояние между контактной площадкой 102 данных верхнего слоя, соответствующей входной буферной схеме 201, и осью AA1, т.е. каждая входная буферная схема 201 находится ближе к оси AA1, чем контактная площадка 102 данных верхнего слоя. В частности, если рассматривать ось AA1 в качестве опорной точки, плотность расположения М входных буферных схем 201 выше, чем плотность расположения М контактных площадок 102 данных верхнего слоя. Для каждой контактной площадки 102 данных верхнего слоя и соответствующей входной буферной схемы 201 расстояние между контактной площадкой 102 данных верхнего слоя и осью AA1 больше, чем расстояние между входной буферной схемой 201 и осью AA1. Кроме того, чем ближе контактная площадка 102 данных верхнего слоя к оси AA1, тем ближе входная буферная схема 201, соответствующая площадке данных верхнего слоя 102, к оси AA1.[0064] In this embodiment, thanks to the centralized location of contact sites 112 of the lower layer data compared with the contact platform of 102 of the upper layer, the distance between each input buffer scheme 201 and the AA1 axis is less than the distance between the contact platform 102 of the upper layer corresponding to the input buffer circuit 201, and axis AA1, i. e. Each input buffer scheme 201 is closer to the AA1 axis than the 102 data contact site of the upper layer. In particular, if you consider the AA1 axis as a reference point, the location of the input buffer circuits 201 is higher than the density of the location m of contact areas 102 of the upper layer data. For each contact platform 102 of the upper layer data and the corresponding input buffer circuit 201, the distance between the contact platform 102 of the upper layer and the AA1 axis is greater than the distance between the input buffer scheme 201 and axis AA1. In addition, the closer the 102 data of the upper layer to the AA1 axis is closer, the closer the input buffer circuit 201 corresponds to the area of the upper layer 102, to the AA1 axis.

[0065] В частности, длина пути входных данных между каждой входной буферной схемой 201 и контактной площадкой 102 данных верхнего слоя, соответствующей входной буферной схеме 201, является первой длиной, а длина пути сигнала синхронизации между каждой входной буферной схемой 201 и контактной площадкой 101 сигнала синхронизации верхнего слоя является второй длиной, при этом первая длина и вторая длина находятся в отношениях положительной корреляции. Таким образом, для всех входных буферных схем 201 большая первая длина соответствует большей второй длине, и меньшая первая длина соответствует меньшей второй длине. Таким образом, чем дальше контактная площадка 102 данных верхнего слоя отстоит от оси AA1, тем дальше входная буферная схема 201, соответствующая контактной площадке 102 данных верхнего слоя, отстоит от оси AA1; и чем ближе контактная площадка 102 данных верхнего слоя к оси AA1, тем ближе входная буферная схема 201, соответствующая контактной площадке 102 данных верхнего слоя, к оси AA1.[0065] In particular, the length of the input data path between each input buffer circuit 201 and the upper layer data pad 102 corresponding to the input buffer circuit 201 is the first length, and the length of the synchronization signal path between each input buffer circuit 201 and the signal pad 101 top layer timing is the second length, with the first length and the second length being in a positive correlation relationship. Thus, for all input buffer circuits 201, a larger first length corresponds to a larger second length, and a smaller first length corresponds to a smaller second length. Thus, the farther the upper layer data pad 102 is away from the axis AA1, the further the input buffer circuit 201 corresponding to the upper layer data pad 102 is away from the axis AA1; and the closer the upper layer data pad 102 is to the axis AA1, the closer the input buffer circuit 201 corresponding to the upper layer data pad 102 is to the axis AA1.

[0066] По сравнению со схемой, показанной на ФИГ. 1, в которой расстояние между каждой входной буферной схемой и осью равно расстоянию между соответствующей контактной площадкой данных и осью, в данном варианте реализации для каждой контактной площадки 102 данных верхнего слоя и каждой входной буферной схемы 201, расположенных с той же самой стороны оси AA1, путь сигнала синхронизации входной буферной схемы 201, наиболее удаленной от контактной площадки 101 сигнала синхронизации верхнего слоя, сокращен, поэтому сигнал синхронизации может передаваться входной буферной схеме 201, наиболее удаленной от контактной площадки 101 сигнала синхронизации верхнего слоя, быстрее, так что время задержки сигнала, вызванной приходом сигнала данных, но неприходом сигнала синхронизации, уменьшено. Соответственно, путь сигнала синхронизации каждой входной буферной схемы 201 уменьшен, так что время задержки сигнала всех входных буферных схем 201 может быть уменьшено соответствующим образом. Таким образом, в данном варианте реализации разность tDQS2DQ или tWCK2DQ может быть сокращена, нарушение синхронизации может быть уменьшено, и может быть снижено энергопотребление на пути сигнала синхронизации.[0066] Compared to the circuit shown in FIG. 1, in which the distance between each input buffer circuit and the axis is equal to the distance between the corresponding data pad and the axis, in this embodiment, for each upper layer data pad 102 and each input buffer circuit 201 located on the same side of the axis AA1, the timing signal path of the input buffer circuit 201 farthest from the upper layer timing signal pad 101 is shortened, so the timing signal can be transmitted to the input buffer circuit 201 farthest from the upper layer timing signal pad 101 is faster, so that the signal delay time, caused by the arrival of a data signal but the non-arrival of a sync signal is reduced. Accordingly, the timing signal path of each input buffer circuit 201 is reduced, so that the signal delay time of all input buffer circuits 201 can be reduced accordingly. Thus, in this embodiment, the difference tDQS2DQ or tWCK2DQ can be reduced, the timing disorder can be reduced, and the power consumption in the synchronization signal path can be reduced.

[0067] Кроме того, разность между путем данных, проходящим между каждой контактной площадкой 102 сигнала синхронизации нижнего слоя и соответствующей входной буферной схемой 201, и путем сигнала синхронизации, проходящим между каждой контактной площадкой 101 сигнала синхронизации верхнего слоя и соответствующей входной буферной схемой 201, уменьшена, так что в данном варианте реализации разность tDQS2DQ или tWCK2DQ различных входных буферных схем 201 может быть сокращена, тем самым повышена степень согласования путей сигнала синхронизации и путей данных различных входных буферных схем, а также улучшены характеристики синхронизации передачи сигнала данных различных входных буферных схем 201.[0067] In addition, the difference between the data path passing between each lower layer timing signal pad 102 and the corresponding input buffer circuit 201 and the timing signal path passing between each upper layer timing signal pad 101 and the corresponding input buffer circuit 201, is reduced, so that in this embodiment, the difference tDQS2DQ or tWCK2DQ of different input buffer circuits 201 can be reduced, thereby improving the degree of matching of timing signal paths and data paths of various input buffer circuits, and improving the timing performance of data signal transmission of various input buffer circuits 201 .

[0068] Например, сигнал данных контактной площадки 102 данных верхнего слоя, которая на ФИГ. 5 обозначена как ссылочная позиция DQ0, передается соответствующей входной буферной схеме 201 по пути передачи с первой длиной, причем указанная соответствующая входная буферная схема обозначена на ФИГ. 5 как ссылочная позиция 2010, и сигнал синхронизации передается соответствующей входной буферной схеме 201 по пути передачи с второй длиной. Для DQ0 первая длина относится к длине от точки a0 до точки b0, вторая длина относится к длине от точки c0 до точки d0, при этом точка a0 может пониматься как точка соединения линии передачи с контактной площадкой 102 данных верхнего слоя, точка b0 может пониматься как точка соединения линии передачи с контактной площадкой 112 данных нижнего слоя, точка c0 может пониматься как точка соединения линии передачи со схемой 202 обработки сигнала синхронизации, а точка d0 может пониматься как точка соединения линии передачи с контактной площадкой 112 данных нижнего слоя, причем точки d0 и b0 могут быть одной и той же точкой соединения. Когда сигнал данных передается входной буферной схеме 201, сигнал синхронизации передается входной буферной схеме 201 по истечении времени t1, таким образом обеспечивая, что после приема сигнала данных входная буферная схема 201 может передать сигналы данных в течение времени t1 ожидания. Поскольку скорость, с которой контактная площадка 201 данных передает сигнал DQ0 данных, становится все выше и выше, время для поддержки сигнала DQ0 на высоком уровне "1" или низком уровне "0", становится все короче и короче, таким образом требуя, чтобы время t1 ожидания становилось все меньше и меньше, а первая длина (соответствующая пути данных) была согласована с второй длиной (соответствующей пути сигнала синхронизации) в максимально возможной степени.[0068] For example, the data signal of the upper layer data pad 102, which in FIG. 5 is denoted as DQ0, is transmitted to the corresponding input buffer circuit 201 along the transmission path with the first length, said corresponding input buffer circuit is indicated in FIG. 5 as 2010, and the synchronization signal is transmitted to the corresponding input buffer circuit 201 via a transmission path with a second length. For DQ0, the first length refers to the length from point a0 to point b0, the second length refers to the length from point c0 to point d0, while point a0 can be understood as the connection point of the transmission line with the upper layer data pad 102, point b0 can be understood as the connection point of the transmission line with the lower layer data pad 112, the point c0 can be understood as the connection point of the transmission line with the synchronization signal processing circuit 202, and the point d0 can be understood as the connection point of the transmission line with the lower layer data pad 112, and the points d0 and b0 can be the same connection point. When the data signal is transmitted to the input buffer circuit 201, the synchronization signal is transmitted to the input buffer circuit 201 after the time t1 has elapsed, thus ensuring that after receiving the data signal, the input buffer circuit 201 can transmit data signals within the waiting time t1. Since the rate at which the data pad 201 transmits the data signal DQ0 becomes higher and higher, the time to keep the signal DQ0 high at "1" or low at "0" becomes shorter and shorter, thus requiring that the time The wait t1 became smaller and smaller, and the first length (corresponding to the data path) was matched to the second length (corresponding to the synchronization signal path) as much as possible.

[0069] Например, сигнал данных контактной площадки 102 данных верхнего слоя, обозначенной на ФИГ. 5 как ссылочная позиция DQ3, передается соответствующей входной буферной схеме 201 по пути передачи с первой длиной, причем указанная соответствующая входная буферная схема обозначена на ФИГ. 5 как ссылочная позиция 2013, а сигнал синхронизации передается соответствующей входной буферной схеме 201 по пути передачи со второй длиной. Для DQ3 первая длина относится к длине от точки a3 до точки b3, вторая длина относится к длине от точки c0 до точки d3, при этом точки b3 и d3 могут быть одной и той же точкой. Когда сигнал данных передается входной буферной схеме 201, сигнал синхронизации передается входной буферной схеме 201 по истечении времени t2, таким образом обеспечивая, что после приема сигнала данных входная буферная схема 201 может передавать сигналы данных в пределах времени t2 ожидания. Для контактных площадок 102 данных верхнего слоя, обозначенных как ссылочные позиции DQ0 и DQ3, t1 и t2 равны или приблизительно равны, поскольку первая длина и вторая длина входной буферной схемы 201, которая соответствует DQ0, согласованы, при этом первая длина и вторая длина входной буферной схемы 201, которая соответствует DQ3, также согласованы. Таким образом, в данном варианте реализации можно улучшить согласованность по времени сигнала данных, переданного различными входными буферными схемами 201, т.е. улучшить характеристику синхронизации.[0069] For example, the data signal of the upper layer data pad 102 indicated in FIG. 5 as reference numeral DQ3 is transmitted to the corresponding input buffer circuit 201 along a transmission path with a first length, said corresponding input buffer circuit being indicated in FIG. 5 as 2013, and the timing signal is transmitted to the corresponding input buffer circuit 201 via a transmission path with a second length. For DQ3, the first length refers to the length from point a3 to point b3, the second length refers to the length from point c0 to point d3, while points b3 and d3 may be the same point. When the data signal is transmitted to the input buffer circuit 201, the synchronization signal is transmitted to the input buffer circuit 201 after the time t2 has elapsed, thus ensuring that after receiving the data signal, the input buffer circuit 201 can transmit data signals within the waiting time t2. For the upper layer data pads 102 denoted as DQ0 and DQ3, t1 and t2 are equal or approximately equal because the first length and the second length of the input buffer circuit 201, which corresponds to DQ0, match, and the first length and the second length of the input buffer circuit circuit 201, which corresponds to DQ3, is also matched. Thus, in this embodiment, it is possible to improve the timing of the data signal transmitted by the various input buffer circuits 201, i.e. improve synchronization performance.

[0070] Кроме того, длина входного пути данных между каждой входной буферной схемой 201 и контактной площадкой 112 данных нижнего слоя, соответствующей входной буферной схеме 201, является третьей длиной, а длина пути сигнала синхронизации между каждой входной буферной схемой 201 и контактной площадкой 111 сигнала синхронизации нижнего слоя, соответствующей входной буферной схеме 201, является четвертой длиной, при этом третья длина и четвертая длина находятся в отношениях положительной корреляции.[0070] In addition, the length of the input data path between each input buffer circuit 201 and the lower layer data pad 112 corresponding to the input buffer circuit 201 is the third length, and the length of the synchronization signal path between each input buffer circuit 201 and the signal pad 111 the lower layer clock corresponding to the input buffer circuit 201 is the fourth length, with the third length and the fourth length being in a positive correlation relationship.

[0071] Кроме того, схема интерфейса дополнительно может включать в себя контактную площадку 203 метки верхнего слоя, контактную площадку 213 метки нижнего слоя и буферную схему 223 метки. Контактная площадка 203 метки верхнего слоя выполнена с возможностью передачи сигнала метки и расположена на первом слое. Контактная площадка 213 метки нижнего слоя электрически соединена с контактной площадкой 203 метки верхнего слоя и расположена на втором слое, при этом площадь контактной площадки 213 метки нижнего слоя меньше, чем площадь контактной площадки 203 метки верхнего слоя. Буферная схема 223 метки соответствует контактной площадке 203 метки и выполнена с возможностью приема сигнала метки, переданного контактной площадкой 203 метки верхнего слоя под управлением сигнала синхронизации.[0071] Further, the interface circuit may further include a top layer mark pad 203, a bottom layer mark pad 213, and a mark buffer circuit 223. The tag pad 203 of the upper layer is configured to transmit the tag signal and is located on the first layer. The bottom layer mark pad 213 is electrically connected to the top layer mark pad 203 and is located on the second layer, and the area of the bottom layer mark pad 213 is smaller than the area of the top layer mark pad 203. The tag buffer circuit 223 corresponds to the tag pad 203, and is configured to receive the mark signal transmitted by the overlay mark pad 203 under the control of the timing signal.

[0072] Сигнал метки в целом упоминается как инвертор маски данных для указания того, инвертирован или нет каждый сигнал данных, а контактная площадка 203 метки верхнего слоя в целом упоминается как контактная площадка инвертора маски данных (data mask inverter, DMI), контактная площадка DM или контактная площадка DBI, при этом контактная площадка 203 метки верхнего слоя обозначена на ФИГ. 5 как ссылочная позиция DMI.[0072] The mark signal is generally referred to as a data mask inverter for indicating whether or not each data signal is inverted, and the top layer mark pad 203 is generally referred to as a data mask inverter (DMI) pad, pad DM or a DBI pad, with the overlay mark pad 203 indicated in FIG. 5 as DMI reference numeral.

[0073] В данном варианте реализации контактная площадка 213 метки нижнего слоя расположена в первом ряду и находится между контактной площадкой 112 данных нижнего слоя и контактной площадкой 111 сигнала синхронизации нижнего слоя. Буферная схема 223 метки расположена во втором ряду и находится с той же стороны оси AA1, как и контактная площадка 213 метки нижнего слоя, между входными буферными схемами 201 и осью AA1. Расстояние между буферной схемой 223 метки и осью AA1 меньше, чем расстояние между контактной площадкой 213 метки нижнего слоя, соответствующей буферной схеме 223 метки, и осью AA1.[0073] In this embodiment, the bottom layer mark pad 213 is located in the first row and is between the bottom layer data pad 112 and the bottom layer sync signal pad 111. The mark buffer circuit 223 is located in the second row and is on the same side of the axis AA1 as the bottom layer mark pad 213 between the input buffer circuits 201 and the axis AA1. The distance between the mark buffer circuit 223 and the axis AA1 is smaller than the distance between the lower layer mark pad 213 corresponding to the mark buffer circuit 223 and the axis AA1.

[0074] Схема интерфейса дополнительно может включать в себя М выходных буферных схем, которые находятся во взаимно-однозначном соответствии с контактными площадками 112 данных нижнего слоя, при этом каждая выходная буферная схема выполнена с возможностью передачи сигнала данных соответствующей контактной площадке 112 данных нижнего слоя под управлением сигнала синхронизации. Выходная буферная схема электрически соединена с контактной площадкой 111 сигнала синхронизации нижнего слоя в дополнение к тому, что она электрически соединена с контактной площадкой 112 данных нижнего слоя.[0074] The interface circuit may further include M output buffer circuits that are in one-to-one correspondence with the lower layer data pads 112, each output buffer circuit being configured to transmit a data signal to a corresponding lower layer data pad 112 under synchronization signal control. The output buffer circuit is electrically connected to the lower layer clock pad 111 in addition to being electrically connected to the lower layer data pad 112 .

[0075] В частности, выходная буферная схема электрически соединена с контактной площадкой 111 сигнала синхронизации нижнего слоя через схему приемника сигналов синхронизации и схему генерации фазы.[0075] Specifically, the output buffer circuit is electrically connected to the lower layer timing signal pad 111 via a timing signal receiver circuit and a phase generation circuit.

[0076] В данном варианте реализации длина пути выходных данных между каждой выходной буферной схемой и контактной площадкой 112 данных нижнего слоя, соответствующей выходной буферной схеме, является одинаковой. В частности, каждая выходная буферная схема расположена непосредственно под соответствующей контактной площадкой 111 данных нижнего слоя или, другими словами, расстояние между каждой выходной буферной схемой и осью AA1 равно расстоянию между соответствующей контактной площадкой данных нижнего слоя и осью AA1. Схожим образом с учетом фактической ситуации при проектировании и изготовлении схем, та же самая длина или равное расстояние также может быть приблизительно тем же самым или приблизительно равным, что допускает возможность определенных ошибок, и подобные описания не будут повторены ниже.[0076] In this embodiment, the length of the output data path between each output buffer circuit and the lower layer data pad 112 corresponding to the output buffer circuit is the same. Specifically, each output buffer circuit is located immediately below the corresponding bottom layer data pad 111, or in other words, the distance between each output buffer circuit and the axis AA1 is equal to the distance between the corresponding bottom layer data pad and the axis AA1. Similarly, considering the actual situation in circuit design and manufacture, the same length or equal distance may also be approximately the same or approximately equal, which is subject to certain errors, and such descriptions will not be repeated below.

[0077] В данном варианте реализации выходные буферные схемы могут быть объединены с входными буферными схемами 201 в одном функциональном модуле.[0077] In this embodiment, the output buffer circuits can be combined with the input buffer circuits 201 in one functional unit.

[0078] Схема интерфейса дополнительно может включать в себя множество контактных площадок источника питания и контактных площадок заземления, которые выполнены с возможностью соединения с заземлением или стабилизированным источником питания. Множество контактных площадок источника питания и контактных площадок заземления расположены в одном ряду с контактными площадками 102 данных верхнего слоя.[0078] The interface circuitry may further include a plurality of power supply pads and ground pads that are configured to connect to ground or a regulated power supply. A plurality of power supply pads and ground pads are arranged in the same row as the upper layer data pads 102 .

[0079] Схема интерфейса может дополнительно включать в себя первую функциональную контактную площадку 301 верхнего слоя, вторую функциональную контактную площадку 302 верхнего слоя, первую функциональную контактную площадку 311 нижнего слоя и вторую функциональную контактную площадку 312 нижнего слоя. Первая функциональная контактная площадка 301 верхнего слоя и вторая функциональная контактная площадка 302 верхнего слоя расположены на первом слое между контактной площадкой 102 данных верхнего слоя и контактной площадкой 101 сигнала синхронизации верхнего слоя, при этом первая функциональная контактная площадка 301 верхнего слоя выполнена с возможностью передачи сигнала Rqst, а вторая функциональная контактная площадка 302 верхнего слоя выполнена с возможностью передачи сигнала Rqsc. Первая функциональная контактная площадка 311 нижнего слоя и вторая функциональная контактная площадка 312 нижнего слоя расположены на втором слое, при этом первая функциональная контактная площадка 311 нижнего слоя электрически соединена с первой функциональной контактной площадкой 301 верхнего слоя, а вторая функциональная контактная площадка 312 нижнего слоя электрически соединена со второй функциональной контактной площадкой 302 верхнего слоя, причем площадь первой функциональной контактной площадки 311 нижнего слоя меньше, чем площадь первой функциональной контактной площадки 301 верхнего слоя, а площадь второй функциональной контактной площадки 312 нижнего слоя меньше, чем площадь второй функциональной контактной площадки 302 верхнего слоя. Первая функциональная контактная площадка 301 верхнего слоя обозначена как ссылочная позиция Rqst, а вторая функциональная контактная площадка 302 верхнего слоя обозначена как ссылочная позиция Rqsc на ФИГ. 5.[0079] The interface circuitry may further include a first upper layer function pad 301, a second upper layer function pad 302, a first lower layer function pad 311, and a second lower layer function pad 312. The first upper layer function pad 301 and the second upper layer functional pad 302 are located on the first layer between the upper layer data pad 102 and the upper layer clock signal pad 101, and the upper layer first functional pad 301 is configured to transmit the signal Rqst , and the second functional pad 302 of the upper layer is configured to transmit the Rqsc signal. The first functional pad 311 of the lower layer and the second functional pad 312 of the lower layer are located on the second layer, while the first functional pad 311 of the lower layer is electrically connected to the first functional pad 301 of the upper layer, and the second functional pad 312 of the lower layer is electrically connected with the second functional pad 302 of the upper layer, and the area of the first functional pad 311 of the lower layer is less than the area of the first functional pad 301 of the upper layer, and the area of the second functional pad 312 of the lower layer is less than the area of the second functional pad 302 of the upper layer . The first functional pad 301 of the upper layer is designated as the reference position Rqst, and the second functional pad 302 of the upper layer is designated as the reference position Rqsc in FIG. 5.

[0080] Схема интерфейса дополнительно может включать в себя первую функциональную буферную схему 321 и вторую функциональную буферную схему 322. Первая функциональная буферная схема 321 выполнена с возможностью приема сигнала метки, переданного первой функциональной контактной площадкой 311 нижнего слоя под управлением сигнала синхронизации. Вторая функциональная буферная схема 322 выполнена с возможностью приема сигнала Rqsc, переданного второй функциональной контактной площадкой 312 нижнего слоя под управлением сигнала синхронизации.[0080] The interface circuit may further include a first functional buffer circuit 321 and a second functional buffer circuit 322. The first functional buffer circuit 321 is configured to receive a cue signal transmitted by the first lower layer functional pad 311 under the control of a clock signal. The second function buffer circuit 322 is configured to receive the signal Rqsc transmitted by the second function pad 312 of the lower layer under the control of the clock signal.

[0081] Входная буферная схема включает в себя мультиплексор (mux) и триггер-защелку, при этом мультиплексор выполнен с возможностью приема сигнала данных, обработки сигнала данных и выдачи обработанного сигнала данных триггеру-защелке, а выходной сигнал триггера-защелки служит в качестве выходного сигнала входной буферной схемы.[0081] The input buffer circuit includes a multiplexer (mux) and a latch, wherein the multiplexer is configured to receive a data signal, process the data signal, and output the processed data signal to a latch, and the output of the latch serves as an output. input buffer circuit signal.

[0082] Схема интерфейса дополнительно может включать в себя М схем последовательно-параллельного преобразования (Sequential to Parallel, S2P), при этом M схем последовательно-параллельного преобразования находятся во взаимно-однозначном соответствии с М входных буферных схем 201, а выходной сигнал входной буферной схемы 201 служит в качестве входного сигнала для соответствующей схемы преобразования S2P. М схем преобразования S2P находятся во взаимно-однозначном соответствии с М контактных площадок 112 данных нижнего слоя, а расстояние между каждой схемой преобразования S2P и контактной площадкой 112 данных нижнего слоя, соответствующей схеме преобразования S2P, является одинаковым. Можно считать, что каждая схема преобразования S2P размещена непосредственно под соответствующей контактной площадкой 112 данных нижнего слоя.[0082] The interface circuit may further include M serial-to-parallel (S2P) circuits, wherein the M serial-to-parallel conversion circuits are in one-to-one correspondence with the M input buffer circuits 201, and the output signal is the input buffer circuit 201 serves as an input to the corresponding S2P conversion circuit. The M S2P conversion circuits are in one-to-one correspondence with the M bottom layer data pads 112, and the distance between each S2P conversion circuit and the bottom layer data pad 112 corresponding to the S2P conversion circuit is the same. It can be considered that each S2P conversion circuit is placed directly below the corresponding data pad 112 of the lower layer.

[0083] Схема интерфейса дополнительно может включать в себя М выходных схем типа "первым вошел - первым вышел" (First Input First Output, FIFO), М схем параллельно-последовательного преобразования (Parallel to Sequential, P2S) и М управляющих схем. М выходных схем FIFO находятся во взаимно-однозначном соответствии с М схемами преобразования S2P. М схем преобразования P2S находятся во взаимно-однозначном соответствии с М выходными схемами FIFO, а выходной сигнал каждой выходной схемы FIFO служит в качестве входного сигнала для схемы преобразования P2S, которая соответствует указанной выходной схеме FIFO. М управляющих схем находятся во взаимно-однозначном соответствии с М схемами преобразования P2S, а выходной сигнал каждой схемы преобразования P2S служит входным сигналом для управляющей схемы, которая соответствует схеме преобразования P2S; и М управляющих схем находятся во взаимно-однозначном соответствии с М контактными площадками 112 данных нижнего слоя.[0083] The interface circuit may further include M first-in-first-out (FIFO) type output circuits, M Parallel to Sequential (P2S) circuits, and M control circuits. The M output FIFO circuits are in one-to-one correspondence with the M S2P conversion circuits. The M P2S conversion circuits are in one-to-one correspondence with the M output FIFO circuits, and the output of each output FIFO circuit serves as an input to the P2S conversion circuit that corresponds to said output FIFO circuit. The M driving circuits are in one-to-one correspondence with the M P2S conversion circuits, and the output of each P2S conversion circuit serves as an input to the driving circuit that corresponds to the P2S conversion circuit; and M drive circuits are in one-to-one correspondence with the M data pads 112 of the bottom layer.

[0084] На ФИГ. 6 схематически показана схема расположения для схемы интерфейса в соответствии с одним вариантом реализации настоящего раскрытия. На ФИГ. 7 схематически показана еще одна схема расположения схемы интерфейса в соответствии с одним вариантом реализации раскрытия. На ФИГ. 6 и 7 контактные площадки данных нижнего слоя обозначены как ссылочные позиции DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, при этом соответствующие контактные площадки данных верхнего слоя обозначены как ссылочные позиции RDL_DQ0, RDL_DQ1, RDL_DQ2, RDL_DQ3, RDL_DQ4, RDL_DQ5, RDL_DQ6, RDL_DQ7, контактная площадка сигнала синхронизации нижнего слоя обозначена как ссылочная позиция Dqs, а соответствующая контактная площадка сигнала синхронизации верхнего слоя обозначена как ссылочная позиция RDL_Dqs.[0084] FIG. 6 is a schematic layout diagram for an interface circuit according to one embodiment of the present disclosure. FIG. 7 schematically shows another layout of an interface circuit in accordance with one embodiment of the disclosure. FIG. 6 and 7, the lower layer data pads are designated as DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, while the corresponding upper layer data pads are designated as RDL_DQ0, RDL_DQ1, RDL_DQ2, RDL_DQ3, RDL_DQ4, RDL_DQ5, RDL_DQ6, RDL_DQ7, the pad of the lower layer timing signal is designated as Dqs, and the corresponding pad of the upper layer synchronization signal is designated as RDL_Dqs.

[0085] Как показано на ФИГ. 6, в одном примере контактные площадки данных верхнего слоя и контактная площадка сигнала синхронизации верхнего слоя все расположены в одном и том же ряду, при этом контактные площадки данных нижнего слоя и контактные площадки сигнала синхронизации нижнего слоя также все расположены в одном и том же ряду. Как показано на ФИГ. 7, в другом примере часть контактных площадок данных верхнего слоя и контактных площадок сигнала синхронизации верхнего слоя расположена в одном и том же ряду, при этом остальные расположены в одной и той же колонке, а контактные площадки данных нижнего слоя и контактная площадка сигнала синхронизации нижнего слоя расположены в двух рядах. Следует понимать, что контактные площадки данных нижнего слоя и контактная площадка сигнала синхронизации нижнего слоя также могут быть расположены в одном и том же ряду, или контактная площадка сигнала синхронизации верхнего слоя и контактные площадки данных верхнего слоя расположены с трех сторон или четырех сторон контактной площадки сигнала синхронизации нижнего слоя и контактных площадок данных нижнего слоя. Следует понимать, что ситуация, показанная на ФИГ. 7, такова, что контактная площадка сигнала синхронизации верхнего слоя и контактные площадки данных верхнего слоя расположены с двух сторон контактной площадки сигнала синхронизации нижнего слоя и контактных площадок данных нижнего слоя.[0085] As shown in FIG. 6, in one example, the upper layer data pads and the upper layer sync pad are all located in the same row, while the lower layer data pads and the lower layer sync signal pads are also all located in the same row. As shown in FIG. 7, in another example, a portion of the upper layer data pads and the upper layer sync signal pads are located in the same row, while the rest are located in the same column, and the lower layer data pads and the lower layer sync signal pad arranged in two rows. It should be understood that the data pads of the lower layer and the pad of the lower layer sync signal can also be located in the same row, or the pad of the upper layer sync signal and the data pads of the upper layer are located on three sides or four sides of the signal pad synchronization of the bottom layer and data pads of the bottom layer. It should be understood that the situation shown in FIG. 7 is such that the upper layer sync signal pad and the upper layer data pads are located on both sides of the lower layer sync signal pad and the lower layer data pads.

[0086] В схеме интерфейса в соответствии с данным вариантом реализации контактная площадка сигнала синхронизации нижнего слоя, электрически соединенная с контактной площадкой сигнала синхронизации верхнего слоя, и контактные площадки данных нижнего слоя, электрически соединенные с контактными площадками данных верхнего слоя, расположены на кристалле в виде слоя RDL, при этом площадь контактной площадки сигнала синхронизации нижнего слоя меньше, чем площадь контактной площадки сигнала синхронизации верхнего слоя, а площадь контактной площадки данных нижнего слоя меньше, чем площадь контактной площадки данных верхнего слоя. Таким образом, достигнуто централизованное расположение каждой входной буферной схемы, сокращена длина пути сигнала синхронизации, требуемого для передачи сигнала синхронизации каждой входной буферной схеме, повышена степень согласования пути сигнала синхронизации и пути данных, а также уменьшены разность tDQS2DQ или tWCK2DQ и нарушение синхронизации. Разность длины пути сигнала синхронизации, соответствующего входной буферной схеме, мала, и в то же время может быть удовлетворено требование высокой степени согласования пути сигнала синхронизации и пути данных входной буферной схемы.[0086] In the interface circuit according to this embodiment, the lower layer sync signal pad electrically connected to the upper layer sync signal pad and the lower layer data pad electrically connected to the upper layer data pad are arranged on a chip in the form layer RDL, wherein the area of the pad of the synchronization signal of the lower layer is less than the area of the pad of the synchronization signal of the upper layer, and the area of the pad of the data of the lower layer is less than the area of the pad of the data of the upper layer. In this way, a centralized location of each input buffer circuit is achieved, the length of the clock signal path required to transmit the clock signal to each input buffer circuit is reduced, the degree of matching of the clock signal path and the data path is increased, and the difference tDQS2DQ or tWCK2DQ and synchronization distortion are reduced. The path length difference of the synchronization signal corresponding to the input buffer circuit is small, and at the same time, the requirement of a high degree of matching of the synchronization signal path and the data path of the input buffer circuit can be satisfied.

[0087] Кроме того, поскольку длина пути сигнала синхронизации сокращена, длина линии для передачи сигнала синхронизации сокращена соответствующим образом, при этом может быть уменьшено до некоторой степени энергопотребление схемы передачи данных.[0087] In addition, since the length of the synchronization signal path is shortened, the length of the synchronization signal transmission line is shortened accordingly, and the power consumption of the communication circuit can be reduced to some extent.

[0088] Соответственно, согласно данному варианту реализации раскрытия обеспечено запоминающее устройство, которое включает в себя схему интерфейса, описанную выше.[0088] Accordingly, according to this embodiment of the disclosure, a storage device is provided that includes the interface circuit described above.

[0089] Запоминающее устройство может быть типа DRAM, SRAM, MRAM, FeRAM, PCRAM, NAND, NOR или тому подобное. Например, запоминающее устройство может быть запоминающим устройством типа LPDDR4 или LPDDR5.[0089] The storage device may be of the type DRAM, SRAM, MRAM, FeRAM, PCRAM, NAND, NOR, or the like. For example, the storage device may be an LPDDR4 or LPDDR5 storage device.

[0090] Специалистам в данной области техники понятно, что варианты реализации, описанные выше, являются конкретными вариантами реализации для осуществления настоящего изобретения, и в случаях практического применения могут быть сделаны различные изменения в форме и деталях без отклонения от принципа и объема охраны настоящего изобретения. Различные изменения и модификации без отклонения от принципа и объема охраны настоящего изобретения могут быть внесены любым специалистом в данной области техники, и, следовательно, объем охраны настоящего изобретения должен зависеть от объема формулы изобретения. Специалистам в данной области техники понятно, что варианты реализации, описанные выше, являются конкретными вариантами реализации для осуществления настоящего изобретения, и в случаях практического применения могут быть сделаны различные изменения в форме и деталях без отклонения от принципа и объема охраны настоящего изобретения. Различные изменения и модификации без отклонения от принципа и объема охраны настоящего изобретения могут быть внесены любым специалистом в данной области техники, и, следовательно, объем охраны настоящего изобретения должен зависеть от объема формулы изобретения.[0090] It will be understood by those skilled in the art that the embodiments described above are specific implementations for carrying out the present invention, and various changes in form and detail may be made in practical applications without deviating from the principle and scope of protection of the present invention. Various changes and modifications, without deviating from the principle and scope of protection of the present invention, may be made by any person skilled in the art, and therefore, the scope of protection of the present invention should depend on the scope of the claims. Those skilled in the art will appreciate that the embodiments described above are specific embodiments for carrying out the present invention, and various changes in form and detail may be made in practical applications without deviating from the principle and scope of protection of the present invention. Various changes and modifications, without deviating from the principle and scope of protection of the present invention, may be made by any person skilled in the art, and therefore, the scope of protection of the present invention should depend on the scope of the claims.

Claims

1. A transmission scheme comprising:

an upper layer timing signal pad configured to transmit a timing signal;

M data pads of the upper layer, configured to transmit data signals;

a bottom layer sync signal pad electrically connected to the upper layer sync signal pad, wherein the bottom layer sync signal pad area is smaller than the top layer sync signal pad area; And

M data pads of the lower layer electrically connected to the M data pads of the upper layer in one-to-one correspondence, wherein the area of the data pad of the lower layer is smaller than the area of the data pad of the upper layer;

and

the upper layer sync signal pad and the upper layer data pads are located on the first layer,

the lower layer timing signal pad and the lower layer data pads are located on the second layer,

between the first layer and the second layer there is a dielectric layer, and

all of the first layer, the dielectric layer and the second layer are located on the same substrate, wherein M is an integer greater than or equal to 2.

2. The transmission scheme according to claim 1, further comprising:

the first metal connecting line located between the pad of the lower layer clock signal and the pad of the upper layer clock signal; And

a second metal connecting line located between the data pad of the lower layer and the data pad of the upper layer corresponding to the data pad of the lower layer,

wherein the length of the first metal connecting line is less than the length of the second metal connecting line.

3. The transmission scheme according to claim 2, in which

the first metal connecting line contains:

a first conductive hole penetrating the dielectric layer and being in contact with a timing signal pad of the lower layer; And

a first metal layer located on one side of the dielectric layer at a distance from the first layer and in contact with the first conductive hole and the upper layer timing signal pad; and the second metal connecting line contains:

a second conductive hole penetrating the dielectric layer and in contact with the data pad of the lower layer; And

a second metal layer located on one side of the dielectric layer at a distance from the first layer and in contact with the second conductive hole and data pad of the upper layer;

wherein the length of the first conductive hole is the same as the length of the second conductive hole, wherein the length of the first metal layer is less than the length of the second metal layer;

or

the first metal connecting line includes a first conductive insert penetrating the dielectric layer and being in contact with the pad of the lower layer clock signal and the pad of the upper layer clock signal; A

the second metal connecting line includes a second conductive insert penetrating the dielectric layer and in contact with the lower layer data pad and the upper layer data pad; wherein the length of the first conductive insert is less than the length of the second conductive insert.

4. The transmission scheme of claim 1, wherein the area of the bottom layer synchronization signal pad is the same as the area of the bottom layer data pad;

wherein the transmission circuit further comprises: a plurality of lower layer test pads, wherein the plurality of lower layer test pads have the same area, and the area of the lower layer test pad is larger than the area of the lower layer data pad;

the upper layer sync signal pad and the M upper layer data pads are located in the first row, with the M upper layer data pads located on both sides of the upper layer sync signal pad, with half of the M upper layer data pads located on each side ; And

the bottom layer sync signal pad and the M bottom layer data pads are arranged in the second row, with the M bottom layer data pads located on both sides of the bottom layer sync signal pad, with half of the M bottom layer data pads located on each side .

5. Interface scheme containing:

transmission scheme according to any one of paragraphs. 1-4 and

M input buffer circuits in one-to-one correspondence with the data pads of the lower layer, wherein each input buffer circuit is configured to receive a data signal transmitted by the data pad of the lower layer corresponding to the input buffer circuit under the control of a clock signal,

and

the lower layer timing signal pad and the lower layer data pads are located in the first row,

M bottom layer data pads are located on both sides of the bottom layer sync signal pad,

half of the M data pads of the lower layer are located on each side,

The M input buffer circuits are arranged in the second row and form an axis perpendicular to the first row, with the lower layer data pads as reference points,

M input buffer circuits are located on both sides of the axis,

half of the M input buffer circuits are located on each side, and

the distance between each input buffer circuit and the axis is less than the distance between the lower layer data pad corresponding to the input buffer circuit and the axis.

6. The interface circuit of claim 5, wherein the length of the input data path between each input buffer circuit and the upper layer data pad corresponding to said input buffer circuit is a first length,

wherein the length of the synchronization signal path between each input buffer circuit and the pad of the upper layer synchronization signal is the second length, and the first length and the second length are in a positive correlation relationship.

7. The interface circuit of claim 5, wherein the bottom layer sync signal pad is a differential input pad and includes a first bottom layer sync signal pad and a second bottom layer sync signal pad,

wherein the first pad of the bottom layer sync signal and the second pad of the bottom layer sync signal respectively transmit complementary sync signals,

and wherein the first pad of the bottom layer sync signal and the second pad of the bottom layer sync signal are axially symmetrical.

8. Interface scheme according to any one of paragraphs. 5-7, further comprising:

a timing signal processing circuit electrically connected to the lower layer timing signal pad and the M input buffer circuits, and configured to receive the timing signal and process the timing signal to serve as a timing control signal for the M input buffer circuits, and

wherein the sync signal processing circuit comprises a sync signal receiver circuit and a phase generation circuit, wherein

the synchronization signal receiver circuit is electrically connected to the synchronization signal pad of the lower layer and is configured to receive the synchronization signal,

the output signal of the clock receiver circuit serves as an input signal to the phase generation circuit, and

the phase generation circuit is configured to generate a synchronization control signal.

9. Interface scheme according to any one of paragraphs. 5-7, further comprising

a top layer tag pad configured to transmit a tag signal and located on the first layer;

a lower layer mark pad electrically connected to the upper layer mark pad and located on the second layer, wherein the bottom layer mark pad area is smaller than the top layer mark pad area; And

a mark buffer circuit corresponding to the mark pad of the lower layer, and configured to receive the mark signal transmitted by the mark pad of the upper layer under the control of a clock signal;

and

the bottom layer mark pad is disposed in the first row between the bottom layer data pads and the bottom layer sync signal pad;

the label buffer circuit is located in the second row on the same side of the axis as the bottom layer label pad, between the input buffer circuits and the axis; And

the distance between the mark buffer circuit and the axis is less than the distance between the bottom layer mark pad corresponding to said mark buffer circuit and the axis.

10. Interface scheme according to any one of paragraphs. 5-7, further comprising:

M output buffer circuits in one-to-one correspondence with the lower layer data pads,

wherein each output buffer circuit is configured to transmit a data signal to a respective data pad of the lower layer under the control of a sync signal;

wherein the length of the output data path from each output buffer circuit to the lower layer data pad corresponding to said output buffer circuit is the same; And

the input buffer circuit comprises a multiplexer and a latch, wherein the multiplexer is configured to receive a data signal, process the data signal, and output the processed data signal to the latch, the output of the latch serving as the output of the input buffer circuit.