RU2766442C1

RU2766442C1 - Digital frequency divider

Info

Publication number: RU2766442C1
Application number: RU2021124511A
Authority: RU
Inventors: Юрий Юрьевич Разуваев; Никита Вячеславович Борсяков; Сергей Владимирович Павлов; Ярослав Ярославович Петричкович
Priority date: 2021-08-18
Filing date: 2021-08-18
Publication date: 2022-03-15

Abstract

FIELD: electrical engineering.

SUBSTANCE: invention relates to electrical engineering.

EFFECT: creation of a synthesized digital frequency divider with an increased limit value of the clock signal frequency due to installation of a logic gate on the feedback signal.

1 cl, 3 dwg

Description

Изобретение относится к области электротехники, а именно к цифровым делителям частоты, и может быть использовано в системах фазовой автоподстройки частоты (ФАПЧ).The invention relates to the field of electrical engineering, namely to digital frequency dividers, and can be used in phase locked loop (PLL) systems.

При больших значениях синтезируемых частот в системах фазовой автоподстройки частоты актуальна проблема проектирования делителя частоты с высокой входной частотой. Если стандартный синхронный счётчик не может работать на высокой частоте, требуется поиск альтернативных решений, например, таких, как переход от стандартных триггеров в пользу триггеров на дифференциальной логике или динамических триггеров, память которых основана на паразитных ёмкостях. Но такие триггеры требуют совершенно другого маршрута проектирования (значительно более затратного) по сравнению с классическим маршрутом, основанном на применении стандартной логики.At large values of synthesized frequencies in phase locked loop systems, the problem of designing a frequency divider with a high input frequency is relevant. If a standard synchronous counter cannot operate at high frequency, alternative solutions must be found, such as switching from standard flip-flops to differential logic flip-flops or dynamic flip-flops whose memory is based on parasitic capacitances. But such triggers require a completely different design route (much more expensive) compared to the classic route based on the application of standard logic.

Наиболее близким к заявленному изобретению является дробный цифровой делитель частоты, описанный в патенте US4573176, в котором для повышения быстродействия используется предделитель частоты входного сигнала на два, который для получения нечётного коэффициента деления пропускает один импульс входного тактового сигнала каждый раз, когда выходной сигнал программируемого делителя, выполненного на основе счётчика, принимает заданное логическое состояние (см. последнее предложение раздела abstract на первой странице). «Обоснование такого решения заключается в том, что «программируемые делители имеют довольно сложную логику с относительно большими задержками распространения и установки сигналов. Поэтому они не могут работать на высоких частотах (500-750 МГц, в настоящее время типичное ограничение составляет 250 МГц). В патентуемом делителе ограничение по частоте преодолено благодаря использованию предделителя…» На Фиг. 1 показано, что блоки 61 и 68 также как в заявленном изобретении формирует детектор переднего фронта выходного сигнала счётчика, а блок 63 – предделитель на два. Данный цифровой делитель частоты выбран в качестве прототипа изобретения.Closest to the claimed invention is the fractional digital frequency divider described in US4573176, which uses an input frequency prescaler by two to improve performance, which skips one input clock pulse to obtain an odd division factor each time the output of the programmable divider, executed on the basis of the counter, takes the given logical state (see the last sentence of the abstract section on the first page). “The justification for this decision is that “programmable dividers have a rather complex logic with relatively large signal propagation and settling delays. Therefore, they cannot operate at high frequencies (500-750 MHz, currently the typical limit is 250 MHz). In the patented divider, the frequency limitation is overcome due to the use of a prescaler…” In Fig. 1 shows that blocks 61 and 68, just as in the claimed invention, form the detector of the leading edge of the output signal of the counter, and block 63 forms a prescaler by two. This digital frequency divider is chosen as a prototype of the invention.

Недостаток прототипа заключается в следующем. В отличие от заявленного изобретения, в прототипе пропуск одного импульса входного тактового сигнала предделителем, выполненным на триггере 63, осуществляется за счёт блокирования тактового входа С триггера 63 логическим элементом 69. Наличие логического элемента в цепи тактового сигнала триггера приводит к увеличению задержки передачи сигнала и тем самым уменьшает значение максимальной рабочей частоты всей схемы. Кроме того, известно, что дополнительные буферы или логические элементы в цепи тактового сигнала увеличивают фазовый шум (джиттер) выходных сигналов. Джиттер является критичным параметром для таких систем, как например, синтезаторы частот, цифровые приёмопередатчики, аналого-цифровые преобразователи.The disadvantage of the prototype is as follows. In contrast to the claimed invention, in the prototype, the passage of one pulse of the input clock signal by the prescaler, made on the trigger 63, is carried out by blocking the clock input C of the trigger 63 by the logic element 69. The presence of a logic element in the trigger clock circuit leads to an increase in the signal transmission delay and to the thereby reduces the value of the maximum operating frequency of the entire circuit. In addition, additional buffers or logic elements in the clock circuit are known to increase the phase noise (jitter) of the output signals. Jitter is a critical parameter for systems such as frequency synthesizers, digital transceivers, analog-to-digital converters.

В заявленном изобретении указанный недостаток устранён за счёт подключения логического элемента L2 не к тактовому входу С триггера T4, а к его информационному входу D. Триггер T4 предделителя постоянно тактируется входным сигналом (поэтому отсутствует дополнительная задержка сигнала, и не возрастает джиттер), но благодаря введению логического элемента L2 в цепь его обратной связи между информационным входом D и выходом Q, пропуск одного импульса входного тактового сигнала происходит за счёт перезаписывания в триггер Т4 логической «1», когда выходной сигнал делителя OUT принимает значение «1», в результате состояние триггера Т4 не меняется на противоположное, и состояние «1» на его выходе продлевается на один импульс входного тактового сигнала, что так же, как и в прототипе, позволяет получить нечётный коэффициент деления частоты.In the claimed invention, this disadvantage is eliminated by connecting the logic element L2 not to the clock input C of the trigger T4, but to its information input D. The prescaler trigger T4 is constantly clocked by the input signal (therefore, there is no additional signal delay, and jitter does not increase), but thanks to the introduction logic element L2 in its feedback circuit between the information input D and output Q, the passage of one pulse of the input clock signal occurs due to overwriting the logic "1" in the trigger T4, when the output signal of the OUT divider takes on the value "1", as a result, the state of the trigger T4 does not change to the opposite, and the state "1" at its output is extended by one pulse of the input clock signal, which, just like in the prototype, allows you to get an odd frequency division factor.

Техническим результатом изобретения является создание синтезируемого цифрового делителя частоты с увеличенным предельным значением частоты тактового сигнала, за счет установки логического вентиля на сигнале обратной связи.The technical result of the invention is the creation of a synthesized digital frequency divider with an increased limit value of the frequency of the clock signal, due to the installation of a logic gate on the feedback signal.

Поставленный технический результат достигнут путем создания цифрового делителя частоты, содержащего соединенные между собой четыре D-триггера, два логических элемента и счетчик, причем вход делителя частоты соединен с тактовыми входами четырех D-триггеров, информационный вход первого D-триггера соединен с выходом счетчика, вход которого соединен с выходом четвертого D-триггера, информационный вход которого соединен с выходом второго логического элемента, первый вход которого соединен с выходом третьего D-триггера и выходом делителя частоты, а второй вход второго логического элемента соединен с входом счетчика и с выходом четвертого D-триггера, при этом выход первого D-триггера соединен с информационным входом второго D-триггера, выход которого соединен с первым входом первого логического элемента, выход которого соединен с информационным входом третьего D-триггера, выход которого соединен с выходом делителя частоты, а второй вход первого логического элемента соединен с выходом первого D-триггера и с информационным входом второго D-триггера, о т л и ч а ю щ е г о с я тем, что второй D-триггер и первый логический элемент образуют детектор заднего фронта, а четвертый D-триггер и второй логический элемент образуют предделитель частоты на два, при этом второй логический элемент подключен к информационному входу четвертого триггера и выполнен с возможностью обеспечения пропуска предделителем одного такта входного сигнала.The set technical result is achieved by creating a digital frequency divider containing four D-flip-flops connected to each other, two logic elements and a counter, and the input of the frequency divider is connected to the clock inputs of four D-flip-flops, the information input of the first D-flip-flop is connected to the output of the counter, the input which is connected to the output of the fourth D-flip-flop, the information input of which is connected to the output of the second logic element, the first input of which is connected to the output of the third D-flip-flop and the output of the frequency divider, and the second input of the second logic element is connected to the input of the counter and to the output of the fourth D- trigger, while the output of the first D-trigger is connected to the information input of the second D-trigger, the output of which is connected to the first input of the first logic element, the output of which is connected to the information input of the third D-trigger, the output of which is connected to the output of the frequency divider, and the second input the first logic element is connected to the output of the first D-flip-flop and with the information input of the second D-flip-flop, characterized in that the second D-flip-flop and the first logic element form a trailing edge detector, and the fourth D-flip-flop and the second logic element form a frequency prescaler by two, while the second logic element is connected to the information input of the fourth trigger and is configured to ensure that the prescaler skips one cycle of the input signal.

Для лучшего понимания заявленного изобретения далее приводится его подробное описание с соответствующими графическими материалами.For a better understanding of the claimed invention, the following is a detailed description with the corresponding drawings.

Фиг. 1. Логическая схема цифрового делителя частоты, выполненная согласно прототипу.Fig. 1. The logic circuit of the digital frequency divider, made according to the prototype.

Фиг. 2. Логическая схема цифрового делителя частоты на нечётное число 2N+1, выполненная согласно изобретению.Fig. 2. Logic circuit of a digital frequency divider by an odd number 2N+1, made according to the invention.

Фиг. 3. Временные диаграммы сигналов цифрового делителя частоты на 2N+1, выполненные согласно изобретению.Fig. 3. Timing diagrams of signals of a digital frequency divider by 2N + 1, made according to the invention.

Рассмотрим принцип функционирования заявленного цифрового делителя частоты. Например, для формирования целочисленного синтезатора, позволяющего получить выходную частоту 1590 МГц из входной частоты 30 МГц, необходим делитель частоты 1.59 ГГц на нечётное число 53. На стандартной логике используемой технологии такой делитель синтезировать невозможно по причине нехватки быстродействия базовых логических элементов. Чётные коэффициенты деления легче получить, используя предделитель на два, а затем делитель нужной разрядности на основе синхронного счётчика. Для получения же нечётных коэффициентов деления (2N+1) было воплощено оригинальное решение: предделитель частоты на два тактирует делитель частоты на N, выполненный на синхронном счётчике, и после того, как счётчик досчитывает до N-1, предделитель пропускает один такт входного сигнала. В результате выходной сигнал имеет период в (2N+1) раз превышающий период входного сигнала.Consider the principle of operation of the claimed digital frequency divider. For example, to form an integer synthesizer that allows you to get an output frequency of 1590 MHz from an input frequency of 30 MHz, you need a frequency divider of 1.59 GHz by an odd number 53. On the standard logic of the technology used, such a divider cannot be synthesized due to the lack of speed of the basic logic elements. Even division ratios are easier to obtain by using a prescaler by two, and then a divider of the desired capacity based on a synchronous counter. To obtain odd division ratios (2N + 1), an original solution was implemented: a frequency prescaler by two clocks a frequency divider by N, performed on a synchronous counter, and after the counter counts up to N-1, the prescaler skips one cycle of the input signal. As a result, the output signal has a period of (2N+1) times the period of the input signal.

Данное решение применимо так же и для построения делителя на произвольное число N (например, для данного примера разрядность счётчика может быть 7 бит). В таком делителе функция пропуска такта активна для нечётных N и отключена для чётных. Фактически младший бит управляет функцией пропуска 1 такта.This solution is also applicable for constructing a divisor by an arbitrary number N (for example, for this example, the counter can be 7 bits). In such a divider, the clock skip function is active for odd N and disabled for even ones. In fact, the least significant bit controls the skip 1 clock function.

Рассмотрим вариант выполнения заявленного цифрового делителя частоты (Фиг. 2). Цифровой делитель частоты содержит четыре D-триггера Т1, Т2, Т3, Т4, два логических элемента L1 и L2 и счетчик C1. Вход делителя частоты соединен с тактовыми входами четырех D-триггеров Т1, Т2, Т3, Т4. Информационный вход первого D-триггера соединен с выходом счетчика С1. Вход счетчика С1 соединен с выходом четвертого D-триггера Т4. Информационный вход четвертого D-триггера Т4 соединен с выходом второго логического элемента L2. Первый вход второго логического элемента L2 соединен с выходом третьего D-триггера Т3 и выходом делителя частоты. Второй вход второго логического элемента L2 соединен с входом счетчика C1 и с выходом четвертого D-триггера Т4. Выход первого D-триггера Т1 соединен с информационным входом второго D-триггера Т2. Выход второго D-триггера Т2 соединен с первым входом первого логического элемента L1. Выход первого логического элемента L1 соединен с информационным входом третьего D-триггера Т3. Выход третьего D-триггера Т3 соединен с выходом делителя частоты. Второй вход первого логического элемента L1 соединен с выходом первого D-триггера Т1 и с информационным входом второго D-триггера Т2.Consider the embodiment of the claimed digital frequency divider (Fig. 2). The digital frequency divider contains four D-flip-flops T1, T2, T3, T4, two logic elements L1 and L2 and a counter C1. The frequency divider input is connected to the clock inputs of four D-flip-flops T1, T2, T3, T4. The information input of the first D-flip-flop is connected to the output of the counter C1. The input of the counter C1 is connected to the output of the fourth D-flip-flop T4. The information input of the fourth D-flip-flop T4 is connected to the output of the second logic element L2. The first input of the second logic element L2 is connected to the output of the third D-flip-flop T3 and the output of the frequency divider. The second input of the second logic element L2 is connected to the input of the counter C1 and to the output of the fourth D-flip-flop T4. The output of the first D-flip-flop T1 is connected to the information input of the second D-flip-flop T2. The output of the second D-flip-flop T2 is connected to the first input of the first logic element L1. The output of the first logic element L1 is connected to the information input of the third D-flip-flop T3. The output of the third D-flip-flop T3 is connected to the output of the frequency divider. The second input of the first logic element L1 is connected to the output of the first D-trigger T1 and to the information input of the second D-trigger T2.

На схеме Фиг. 2 (результат синтеза RTL) D-триггеры T1 и T2 задерживают на два такта входного сигнала IN выходной сигнал синхронного счётчика C1. На выходе логического элемента L1 формируется «1» только тогда, когда выходной сигнал первого D-триггера T1 равен «1», а выходной сигнал второго D-триггера T2 равен «0». Так детектируют задний фронт импульса на выходе счётчика С1. Третий D-триггер T3 задерживает выходной сигнал первого логического элемента L1 на один такт входного сигнала IN и формирует выходной сигнал OUT. Четвертый D-триггер T4 c логическим элементом L2 образуют предделитель частоты входного сигнала IN на два. Цифровой предделитель частоты работает, когда его выходной сигнал OUT равен «0», и устанавливается в состояние «1» по следующему переднему фронту входного сигнала IN после установки сигнала OUT в «1». В данной схеме цифрового делителя частоты вышеописанный механизм управления обеспечивает продление состояния «1» на выходе предделителя на один такт входного сигнала IN. В результате задерживается тактирование счётчика C1 (который делит частоту на N) на один такт входного сигнала IN, что обеспечивает деление частоты входного сигнала IN на 2N+1.In the diagram of Fig. 2 (result of RTL synthesis) D-flip-flops T1 and T2 delay the output signal of synchronous counter C1 by two cycles of the input signal IN. The output of logic element L1 is "1" only when the output of the first D-flip-flop T1 is "1" and the output of the second D-flip-flop T2 is "0". This is how the trailing edge of the pulse is detected at the output of counter C1. The third D-flip-flop T3 delays the output signal of the first logic element L1 by one cycle of the input signal IN and generates the output signal OUT. The fourth D-flip-flop T4 with the logic element L2 form a frequency prescaler of the input signal IN by two. The digital prescaler operates when its OUT signal is "0" and is set to "1" on the next rising edge of the IN signal after the OUT signal is set to "1". In this digital frequency divider circuit, the control mechanism described above ensures that the state "1" at the output of the prescaler is extended by one cycle of the input signal IN. As a result, the clocking of the counter C1 (which divides the frequency by N) is delayed by one cycle of the input signal IN, which ensures that the frequency of the input signal IN is divided by 2N + 1.

Хотя описанный выше вариант выполнения заявленного изобретения был изложен с целью иллюстрации заявленного изобретения, специалистам ясно, что возможны разные модификации, добавления и замены, не выходящие из объема и смысла заявленного изобретения, раскрытого в прилагаемой формуле изобретения.Although the embodiment of the claimed invention described above has been set forth for the purpose of illustrating the claimed invention, it will be clear to those skilled in the art that various modifications, additions and substitutions are possible without departing from the scope and spirit of the claimed invention as disclosed in the appended claims.

Claims

A digital frequency divider containing interconnected four D-flip-flops, two logic elements and a counter, and the input of the frequency divider is connected to the clock inputs of four D-flip-flops, the information input of the first D-flip-flop is connected to the output of the counter, the input of which is connected to the output of the fourth D -trigger, the information input of which is connected to the output of the second logic element, the first input of which is connected to the output of the third D-flip-flop and the output of the frequency divider, and the second input of the second logic element is connected to the input of the counter and to the output of the fourth D-flip-flop, while the output of the first D-flip-flop is connected to the information input of the second D-flip-flop, the output of which is connected to the first input of the first logic element, the output of which is connected to the information input of the third D-flip-flop, the output of which is connected to the output of the frequency divider, and the second input of the first logic element is connected to the output the first D-flip-flop and with the information input of the second D-flip-flop, different which is that the second D-flip-flop and the first logic element form a trailing edge detector, and the fourth D-flip-flop and the second logic element form a frequency prescaler by two, while the second logic element is connected to the information input of the fourth trigger and is configured to provide skipping by the prescaler one cycle of the input signal.