KR101083816B1 - Fractional Frequency Divider - Google Patents

Fractional Frequency Divider Download PDF

Info

Publication number
KR101083816B1
KR101083816B1 KR1020090096275A KR20090096275A KR101083816B1 KR 101083816 B1 KR101083816 B1 KR 101083816B1 KR 1020090096275 A KR1020090096275 A KR 1020090096275A KR 20090096275 A KR20090096275 A KR 20090096275A KR 101083816 B1 KR101083816 B1 KR 101083816B1
Authority
KR
South Korea
Prior art keywords
flip
flops
frequency divider
signal
type
Prior art date
Application number
KR1020090096275A
Other languages
Korean (ko)
Other versions
KR20110039019A (en
Inventor
이상국
김승진
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020090096275A priority Critical patent/KR101083816B1/en
Publication of KR20110039019A publication Critical patent/KR20110039019A/en
Application granted granted Critical
Publication of KR101083816B1 publication Critical patent/KR101083816B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/38—Starting, stopping or resetting the counter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
    • H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

소수배 타입의 주파수 분주기는 하나의 클럭 신호에 따라 입력 신호를 반전 출력하는 복수개의 제1 D 플립플롭과 복수개의 제2 D 플립플롭―상기 복수개의 제2 D 플립플롭은 복수개의 제1 D 플립플롭의 출력을 입력으로 사용함―을 포함하며, 복수개의 제1 D 플립플롭과 복수개의 제2 D 플립플롭의 리셋의 주기를 조절하여 주파수 분주비를 제어한다.

Figure R1020090096275

TSPC D-플립플롭, 주파수 분주기, CML, 주파수 합성기

The frequency divider of the multiplex type has a plurality of first D flip-flops and a plurality of second D flip-flops for inverting and outputting an input signal according to one clock signal, wherein the plurality of second D flip-flops are provided with a plurality of first D's. And using the output of the flip-flop as an input, and controlling the frequency division ratio by adjusting the reset period of the plurality of first D flip-flops and the plurality of second D flip-flops.

Figure R1020090096275

TSPC D-Flip-Flop, Frequency Divider, CML, Frequency Synthesizer

Description

소수배 타입의 주파수 분주기{Fractional Frequency Divider}Fractional Frequency Divider

본 발명은 트루 싱글 페이즈 클럭(True Single Phase Clock, TSPC) D-플립플롭을 이용한 주파수 분주기에 관한 것이다.The present invention relates to a frequency divider using a true single phase clock (TSPC) D-flip-flop.

델타 시그마 모듈레이터(Delta Sigma Modulator, DSM)를 사용하는 소수배 타입의 주파수 합성기는 DSM에서 생성되는 양자화 잡음에 의해 출력 주파수의 높은 오프셋 지점(Outband)에서 위상 잡음을 수반하게 된다.Fractional frequency synthesizers using the Delta Sigma Modulator (DSM) are accompanied by phase noise at high offset points of the output frequency due to quantization noise generated by the DSM.

기존의 소수배 타입의 주파수 합성기는 전압 제어 발진기의 다위상(Multi-Phase) 출력을 멀티플렉서(Mutiplexer)로 스위칭하여 얻는 제1방법과 단위상의 출력을 전류 방식 논리 게이트(Current Mode Logic, CML)를 사용하는 제2방법이 있다.The conventional frequency multiplier of the multiplex type is the first method obtained by switching the multi-phase output of the voltage-controlled oscillator to a multiplexer and the unit-phase output of the current mode logic gate (CML). There is a second method to use.

그러나 제1방법은 구조의 복잡화와 글리치의 발생, 제2방법은 정적(Static) 전류의 발생과 CML 타입의 로직에 따라 전류 미러에 흐르는 전류를 세밀하게 조정해주어야 하고 디퍼런셜(Differential) 입출력이 필요하며 로직이 동작하지 않을 때에도 지속적으로 흐르는 전류 소모량이 있게 된다.However, the first method requires fine adjustment of the current flowing through the current mirror according to the complexity of the structure and the generation of the glitch, the second method according to the generation of the static current and the logic of the CML type, and the differential input / output is required. There is a constant current consumption even when the logic is not working.

이와 같은 문제점을 해결하기 위하여, 본 발명은 0.5 단위 해상도를 가지는 소수배 타입의 TSPC D-플립플롭을 이용한 주파수 분주기를 제공하기 위한 것이다.In order to solve such a problem, the present invention is to provide a frequency divider using a TSPC D-flip flop of the prime number type having a 0.5 unit resolution.

이러한 기술적 과제를 달성하기 위한 본 발명의 특징에 따른 소수배 타입의 주파수 분주기는 하나의 클럭 신호에 따라 입력 신호를 반전 출력하는 복수개의 제1 D 플립플롭과 복수개의 제2 D 플립플롭―상기 복수개의 제2 D 플립플롭은 상기 복수개의 제1 D 플립플롭의 출력을 입력으로 사용함―을 포함하며, 상기 복수개의 제1 D 플립플롭과 상기 복수개의 제2 D 플립플롭의 리셋의 주기를 조절하여 주파수 분주비를 제어한다.According to an aspect of the present invention, a frequency divider of a multiplex type according to a feature of the present invention includes a plurality of first D flip-flops and a plurality of second D flip-flops for inverting and outputting an input signal according to one clock signal. And a plurality of second D flip-flops uses outputs of the plurality of first D flip-flops as inputs, and adjusts a period of reset of the plurality of first D flip-flops and the plurality of second D flip-flops. To control the frequency division ratio.

전술한 구성에 의하여, 본 발명은 정적 논리 회로 중 상대적으로 동작 속도가 빠른 TSPC D-플립플롭을 사용하여 정적 논리 회로를 사용하면서 빠른 동작을 수행하며 정적 전류가 없는 효과가 있다.According to the above-described configuration, the present invention performs a fast operation while using a static logic circuit using a TSPC D-flip flop, which is relatively fast among the static logic circuits, and has an effect of no static current.

본 발명은 단위상을 사용한 주파수 분주기에 비해 회로를 구성하는 소자의 개수가 줄어들어 구성이 간단해지는 효과가 있다.According to the present invention, the number of elements constituting the circuit is reduced compared to the frequency divider using the unit phase, thereby simplifying the configuration.

본 발명은 0.5 단위의 해상도를 가진 주파수 분주비를 이용하여 DSM을 사용하는 소수배 방식의 주파수 합성기에서 출력 주파수의 아웃밴드(Outband) 위상 잡음을 낮추는 효과를 기대할 수 있다.The present invention can be expected to reduce the outband phase noise of the output frequency in the frequency synthesizer of the multiplier method using a frequency division ratio having a resolution of 0.5 units.

본 발명은 높은 입력 주파수를 원하는 주파수 분주비에 따라 낮은 출력 주파 수로 변환할 수 있다.The present invention can convert a high input frequency into a low output frequency in accordance with a desired frequency division ratio.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, without excluding other components unless specifically stated otherwise.

본 발명은 유무선 통신용 송수신기에서 사용되는 위상 동기 회로(Phase Locked Loop, PLL) 방식의 주파수 합성기의 한 블록인 주파수 분주기의 성능 개선에 관한 것이다. PLL 방식의 주파수 합성기는 크게 두 가지 종류로 나눌 수 있다.The present invention relates to the performance improvement of a frequency divider, which is a block of a frequency synthesizer of a phase locked circuit (PLL) type used in a transceiver for wired and wireless communications. PLL frequency synthesizers can be divided into two types.

첫 번째는 주파수 분주비가 항상 정수배가 되는 정수배 방식이 있으며 두 번째는 주파수 분주비를 임의의 소수배 값으로 인가할 수 있는 소수배 방식이 있다.First, there is an integer multiple method in which the frequency division ratio is always an integer multiple, and second, there is a decimal multiple scheme that can apply the frequency division ratio as an arbitrary multiple value.

DSM에서 생성되는 양자화 잡음을 줄이기 위해서 제안된 방법은 주파수 분주기의 최소 분주비를 정수배가 아닌 소수배로 만들어 주는 것이다.In order to reduce the quantization noise generated in the DSM, the proposed method is to make the minimum division ratio of the frequency divider to a decimal multiple, not an integer multiple.

도 1은 본 발명의 실시예에 따른 1/1.5 타입의 주파수 분주기의 회로도를 나타낸 도면이고, 도 2는 본 발명의 실시예에 따른 주파수 분주비가 1,5인 경우의 입 출력 클럭을 나타낸 도면이며, 도 3은 본 발명의 실시예에 따른 주파수 분주비가 1인 경우의 입출력 클럭을 나타낸 도면이다.1 is a circuit diagram illustrating a frequency divider of a 1 / 1.5 type according to an embodiment of the present invention, and FIG. 2 is a diagram illustrating an input / output clock when the frequency division ratio is 1,5 according to an embodiment of the present invention. 3 is a diagram illustrating an input / output clock when the frequency division ratio is 1 according to an embodiment of the present invention.

도 2 및 도 3에 도시된 바와 같이, 상단에 숫자가 각각의 타이밍을 구별하는데 사용한다. 1,3,5,7번 타이밍은 클럭(CLK)의 상승 엣지로 첫 번째 D-플립플롭(DFF#1)(110), 세 번째 D-플립플롭(DFF#3)(140)의 동작에 사용되고, 2,4,6번 타이밍은 CLKb의 상승 엣지로 두 번째 D-플립플롭(DFF#2)(120), 네 번째 D-플립플롭(DFF#4)(150)의 동작에 사용된다.As shown in Figures 2 and 3, numbers at the top are used to distinguish each timing. The timings 1, 3, 5, and 7 are the rising edges of the clock (CLK) to the operation of the first D-flip flop (DFF # 1) 110 and the third D-flip flop (DFF # 3) 140. Timings 2, 4, and 6 are used for the operation of the second D-flip flop (DFF # 2) 120 and the fourth D-flip flop (DFF # 4) 150 at the rising edge of CLKb.

도 2에 도시된 바와 같이, 1.5로 입력 클럭이 나누어지는 경우(<E>의 NAND 게이트(160)의 출력이 Low인 경우)의 동작을 살펴보면 다음과 같다.As shown in FIG. 2, the operation of the case where the input clock is divided by 1.5 (when the output of the NAND gate 160 of <E> is Low) is as follows.

DFF#1(110), DFF#2(120)의 입력(D)은 VDD에 연결이 되어 있으며 CLK은 각각 CLK, CLKb에 연결되어 있다.The inputs D of DFF # 1 110 and DFF # 2 120 are connected to VDD, and CLK is connected to CLK and CLKb, respectively.

DFF#1(110)의 입력이 VDD, 즉 High에 연결되어 있으므로 입력 CLKin의 상승 엣지에서 입력의 인버팅된 값인 Low가 Q_bar에 출력된다.Since the input of DFF # 1110 is connected to VDD, that is, High, an inverted value of the input Low at the rising edge of the input CLKin is output to Q_bar.

DFF#2(120)의 입력이 VDD, 즉 High에 연결되어 있으므로 CLKin의 상승 엣지, 즉 CLKin의 하강 엣지에서 Low가 Q_bar에 출력된다.Since the input of DFF # 2 120 is connected to VDD, that is, High, Low is output to Q_bar at the rising edge of CLKin, that is, the falling edge of CLKin.

NOR 게이트(130)는 DFF#1(110), DFF#2(120)의 출력이 모두 Low가 되므로 High를 출력으로 내보낸다. 이때 도 1에 도시된 바와 같이, Sel(172)과 MODin(174)의 NAND(160) 조합으로 만들어지는 멀티플렉서(170)의 입력이 Low인 경우, 멀티플렉서(170)는 NORout(130)과 NANDout(160) 중에서 L이라고 기재된 NANDout(160)을 리셋 기능을 가지는 노드인 R과 R_bar와 연결한다. 여기서, R과 R_bar는 DFF#1(110), DFF#2(120), DFF#3(140), DFF#4(150)에 연결되어 있는 리셋 스위치이다.The NOR gate 130 outputs High as an output since the outputs of the DFF # 1 110 and the DFF # 2 120 are both low. In this case, as shown in FIG. 1, when the input of the multiplexer 170, which is made of the combination of the NAND 160 of the Sel 172 and the MODin 174, is Low, the multiplexer 170 includes the NORout 130 and the NANDout ( The NANDout 160 described as L is connected to R and R_bar which are nodes having a reset function. Here, R and R_bar are reset switches connected to DFF # 1 (110), DFF # 2 (120), DFF # 3 (140), and DFF # 4 (150).

4번 타이밍은 DFF#1(110), DFF#2(120), DFF#3(140), DFF#4(150)가 리셋 상태로 되고(Q_bar: High), CLKb의 상승 엣지에서 DFF#2(120)의 출력이 Low 상태로 동작을 하게 된다.The 4th timing is DFF # 1 (110), DFF # 2 (120), DFF # 3 (140), DFF # 4 (150) is reset (Q_bar: High), and DFF # 2 at the rising edge of CLKb. The output of 120 operates in a low state.

5번 타이밍은 DFF#1(110)이 CLK의 상승 엣지를 만나서 High 상태에서 Low 상태가 된다. 이때 NOR 게이트(130)는 DFF#1(110), DFF#2(120)의 출력인 Low 상태를 입력으로 받아서 High 상태를 출력한다.In the fifth timing, the DFF # 1 110 encounters the rising edge of CLK and goes from the high state to the low state. At this time, the NOR gate 130 receives a low state, which is an output of the DFF # 1 110 and the DFF # 2 120, and outputs a high state.

DFF#4(150)는 NOR 게이트(130)의 출력인 High 상태를 입력으로 받아서 CLKb의 상승 엣지(6번 타이밍)에서 출력을 High 상태에서 Low 상태로 변경시켜준다. 이때 멀티플렉서(170)의 선택 신호가 L로 남아 있다면 R은 NANDout(160)과 연결되고 DFF#1(110), DFF#2(120), DFF#3(140), DFF#4(150)을 리셋한다.The DFF # 4 150 receives the high state, which is the output of the NOR gate 130, and changes the output from the high state to the low state at the rising edge (time 6) of the CLKb. At this time, if the select signal of the multiplexer 170 remains L, R is connected to the NANDout 160 and DFF # 1 (110), DFF # 2 (120), DFF # 3 (140), and DFF # 4 (150). Reset.

전술한 바와 같이, 첫 번째 사이클과 두 번째 사이클의 동작에서 생성된 R, R_bar, NOR 게이트(130), NAND 게이트(160)는 모두 입력 신호보다 1.5배 증가한 주기를 가지며 R_bar를 출력 주파수로 사용한다. 다시 말해, 출력(NANDout(160))과 입력(CLK, CLKb)의 비는 6/4=1.5 배의 주파수 분주비를 가지게 되는 것이다.As described above, the R, R_bar, NOR gate 130, and NAND gate 160 generated in the operation of the first cycle and the second cycle all have a period 1.5 times larger than the input signal and use R_bar as the output frequency. . In other words, the ratio of the output NANDout 160 to the inputs CLK and CLKb has a frequency division ratio of 6/4 = 1.5 times.

주파수 분주비가 1.5인 경우의 동작을 다시 살펴보면, DFF#1(110), DFF#2(120)에 의해 생성된 Q_bar의 출력은 NOR 게이트(130)를 거쳐서 다음단의 DFF#3(140), DFF#4(150)의 입력(D)으로 인가된다. 이때 DFF#3(140), DFF#4(150)의 입력은 DFF#1(110), DFF#2(120)에 의해 생성된 신호이기 때문에 CLK의 한 주기만큼 딜레이된다. 1.5 분주비는 1.5 주기마다 신호가 생성된다는 의미로 DFF#3(140), DFF#4(150)가 0.5 주기 만큼의 신호를 생성시키면 1.5 주파수 분주비를 구현할 수 있다.Referring to the operation when the frequency division ratio is 1.5, the output of the Q_bar generated by the DFF # 1 (110) and the DFF # 2 (120) passes through the NOR gate 130 to the next DFF # 3 (140), It is applied to the input D of DFF # 4 150. At this time, since the inputs of DFF # 3 140 and DFF # 4 150 are signals generated by DFF # 1 110 and DFF # 2 120, they are delayed by one cycle of CLK. The 1.5 division ratio means that a signal is generated every 1.5 cycles. When the DFF # 3 140 and the DFF # 4 150 generate signals for 0.5 cycles, the 1.5 frequency division ratio can be realized.

이를 위해 1/1.5 타입의 주파수 분주기(100)는 DFF#3(140), DFF#4(150)의 출력 중 하나의 신호라도 High 상태에서 Low 상태로 떨어질 때 High 신호를 생성하기 위해 NAND 게이트(160)를 사용한다.For this purpose, the frequency divider 100 of the 1 / 1.5 type has a NAND gate to generate a high signal when one of the outputs of the DFF # 3 140 and DFF # 4 150 falls from the high state to the low state. (160) is used.

1/1.5 타입의 주파수 분주기(100)는 전술한 NAND 게이트(160)의 출력 신호가 다시 DFF#1(110), DFF#2(120), DFF#3(140), DFF#4(150)의 리셋으로 인가되면 1.5 분주비를 갖는 주파수 분주기를 구현할 수 있다.In the frequency divider 100 of the type 1 / 1.5, the output signal of the NAND gate 160 described above is again converted into DFF # 1 (110), DFF # 2 (120), DFF # 3 (140), and DFF # 4 (150). When applied with a reset of), a frequency divider having a 1.5 division ratio can be realized.

도 3에 도시된 바와 같이, 1로 입력 클럭이 나누어지는 경우(<E>의 NAND 게이트(160)의 출력이 High인 경우)의 동작을 살펴보면 다음과 같다.As shown in FIG. 3, the operation of the case where the input clock is divided by 1 (the output of the NAND gate 160 of <E> is High) is as follows.

1번 타이밍의 동작은 전술한 1.5로 입력 클럭이 나누어지는 경우와 동일하다. DFF#1(110)이 CLK의 상승 엣지에서 동작해 Q_bar를 High 상태에서 Low 상태로 변경된다.The timing 1 operation is the same as when the input clock is divided by 1.5. DFF # 1 110 operates on the rising edge of CLK to change Q_bar from High to Low.

2번 타이밍의 동작은 전술한 1.5로 입력 클럭이 나누어지는 경우와 동일하다. 차이점은 여기서 한 사이클이 끝난다는 것이다. DFF#2(120)의 출력인 Q_bar는 CLKb의 상승 엣지에서 High 상태에서 Low 상태로 변경된다. 이때 NOR(130)의 출력은 순간적으로 Low 상태가 되고 멀티플렉서(170)의 선택 신호가 High 상태인 경우 NORout(130)이 R과 R_bar와 연결되어 DFF#1(110), DFF#2(120), DFF#3(140), DFF#4(150)의 리셋을 수행한다.The operation of timing 2 is the same as the case where the input clock is divided by 1.5 described above. The difference is that one cycle ends here. Q_bar, the output of DFF # 2 120, is changed from the high state to the low state at the rising edge of CLKb. At this time, when the output of the NOR 130 is instantaneously low and the selection signal of the multiplexer 170 is in the high state, the NORout 130 is connected to R and R_bar so that DFF # 1 (110) and DFF # 2 (120) are connected. , DFF # 3 140 and DFF # 4 150 are reset.

나머지 타이밍의 동작은 1번 타이밍과 2번 타이밍의 동작과 일치한다.The operation of the remaining timing is consistent with the operation of timing 1 and timing 2.

1/1.5 타입의 주파수 분주기(100)는 도 3에 도시된 바와 같이(1로 입력 클럭이 나누어지는 경우), 출력 주기와 입력 주기가 동일하여 1 주파수 분주비를 갖는 주파수 분주기를 구현할 수 있다.As shown in FIG. 3 (in the case where the input clock is divided by 1), the frequency divider 100 having the 1 / 1.5 type may implement a frequency divider having one frequency division ratio because the output period and the input period are the same. have.

도 4는 본 발명의 실시예에 따른 2/3 타입의 주파수 분주기의 회로도를 나타낸 도면이다.4 is a circuit diagram of a 2/3 type frequency divider according to an embodiment of the present invention.

본 발명의 실시예에 따른 2/3 타입의 주파수 분주기(200)는 Sel(210)의 입력에 따라 입력 주파수를 2 또는 3으로 나누어주는 것이다.The frequency divider 200 of the type 2/3 according to the embodiment of the present invention divides the input frequency into 2 or 3 according to the input of the Sel 210.

2/3 타입의 주파수 분주기(200)는 프리스케일러 로직(Prescaler Logic, PL)(220), 엔드 오브 사이클 로직(End-of-Cycle Logic, EL)(230) 부분으로 나뉘어진다.The two-third type frequency divider 200 is divided into a prescaler logic (PL) 220 and an end-of-cycle logic (EL) 230.

2/3 타입의 주파수 분주기(200)는 Sel(210)이 Low가 되면, DFF#4(150)가 출력 Q_bar를 항상 High로만 내어주기 때문에 PL(220) 부분만 동작을 하게 된다. 2/3 타입의 주파수 분주기(200)는 Sel(210)이 Low가 되는 경우, CLK로 동작하는 DFF#1(110)의 출력 Q가 CLKb로 동작하는 DFF#2(120)의 입력(D)으로 인가되고 DFF#2(120)의 출력 Q_bar가 다시 DFF#1(110)의 입력(D)으로 연결되어 입력 주파수를 2로 나누어주는 역할을 한다.In the 2/3 type frequency divider 200, when the Sel 210 goes low, only the PL 220 part operates because the DFF # 4 150 always outputs the output Q_bar only high. The frequency divider 200 of the 2/3 type has an input of the DFF # 2 120 operating as CLKb when the output Q of the DFF # 1 110 operating as CLK when the Sel 210 goes low (D). ) And the output Q_bar of the DFF # 2 120 is connected to the input D of the DFF # 1 110 again to divide the input frequency by two.

2/3 타입의 주파수 분주기(200)는 Sel(210)이 High가 되고 MODin(240)이 High가 되면 PL(220), EL(230)이 함께 동작을 하게 된다. 이러한 점은 한 주기를 더 삼키는 역할(Swallow)을 하여 출력 클럭의 주기가 입력 클럭의 주기보다 3배가 되도록 한다.In the 2/3 type frequency divider 200, when the Sel 210 becomes High and the MODin 240 becomes High, the PL 220 and the EL 230 operate together. This allows swallowing one more cycle so that the output clock cycle is three times the input clock cycle.

도 5는 본 발명의 실시예에 따른 1/1.5 타입의 주파수 분주기(100)와 2/3 타입의 주파수 분주기(200)를 결합한 전체 소수배 타입의 주파수 분주기의 회로도를 나타낸 도면이다.FIG. 5 is a circuit diagram of a frequency divider of a whole number multiple type combining a frequency divider 100 of type 1 / 1.5 and a frequency divider 200 of type 2/3 according to an embodiment of the present invention.

본 발명의 실시예에 따른 전체 소수배 타입의 주파수 분주기(300)는 CLK의 입력이 1/1.5 타입의 주파수 분주기(100)의 CLKin으로 들어오고 1/1.5 타입의 주파수 분주기(100)의 출력인 CLKout이 다음단의 2/3 타입의 주파수 분주기(200)의 CLKin으로 인가되며 CLKin과 CLKout이 추가적으로 연결되는 2/3 타입의 주파수 분주기(200)에 연결된다.In the frequency divider 300 of the whole prime number type according to the embodiment of the present invention, the input of the CLK enters the CLKin of the frequency divider 100 of the 1 / 1.5 type and the frequency divider 100 of the 1 / 1.5 type. The output of CLKout is applied to CLKin of the next two-third type frequency divider 200, and is connected to the two-third type frequency divider 200 to which CLKin and CLKout are additionally connected.

맨 마지막 2/3 타입의 주파수 분주기(200)에서 생성되는 MODout이 그 앞단의 2/3 타입의 주파수 분주기(200)의 MODin으로 인가되며, 이러한 방법으로 역방향으로 MOD 신호가 인가되게 한다.The MODout generated in the last two-third type frequency divider 200 is applied to the MODin of the two-third type frequency divider 200 in front thereof, and in this manner, the MOD signal is applied in the reverse direction.

전체 소수배 타입의 주파수 분주기(300)는 외부 입력값인 D0~D5값에 따라 입력 CLK 대 출력 CLK의 주파수(분주비)가 N=0.5*D0 + 1*D1 + 2*D2 + 4*D3 + 8*D4 + 16*D5가 되어 2에서부터 31.5까지의 주파수 분주비를 가지게 된다. 여기서, D0 ~ D5의 값은 외부에서 인가되는 High, Low로 이루어진 이진 디지털 신호이다. 전체 소수배 타입의 분주기(300)는 전술한 디지털 신호에 따라 2에서부터 31.5까지 0.5 스텝(해상도) 단위로 주파수 분주비를 생성할 수 있게 된다.The frequency divider 300 of the all-fold multiplier type has the frequency (division ratio) of input CLK to output CLK according to the external input values D0 to D5, where N = 0.5 * D0 + 1 * D1 + 2 * D2 + 4 *. D3 + 8 * D4 + 16 * D5, which has a frequency division ratio from 2 to 31.5. Here, the values of D0 to D5 are binary digital signals composed of high and low applied from the outside. The frequency divider 300 of the all-fold multiplier type can generate a frequency division ratio in units of 0.5 steps (resolution) from 2 to 31.5 according to the above-described digital signal.

이렇게 만들어진 전체 소수배 타입의 주파수 분주기(300)는 높은 입력 주파수를 원하는 분주비에 따라 낮은 출력 주파수로 변환할 수 있다.The frequency divider 300 of the whole prime number type thus made may convert a high input frequency into a low output frequency according to a desired division ratio.

전체 소수배 타입의 주파수 분주기(300)는 맨 앞에 있는 블럭의 최소 분주비에 따라 전체 주파수 분주기(300)의 주파수 분주비의 단위가 결정이 된다. 따라서, 전체 소수배 타입의 주파수 분주기(300)는 맨 앞의 주파수 분주기의 단위가 0.5(1.5-1)이고 뒤따라 오는 블럭의 단위가 1(3-2)이므로 맨 앞의 주파수 분주기의 단위인 0.5 최소 스텝으로 한다.In the frequency divider 300 of the whole prime number type, the unit of the frequency divider ratio of the entire frequency divider 300 is determined according to the minimum division ratio of the first block. Therefore, the frequency divider 300 of the whole prime number type has a unit of the first frequency divider of 0.5 (1.5-1) and a unit of the following block of unit 1 (3-2). The minimum step is 0.5.

도 6은 본 발명의 실시예에 따른 TSPC 타입의 D-플립플롭(DFF#1(110), DFF#2(120), DFF#3(140), DFF#4(150))의 내부 회로를 나타낸 도면이다.6 illustrates an internal circuit of a DPC flip-flop (DFF # 1 (110), DFF # 2 (120), DFF # 3 (140), and DFF # 4 (150)) of a TSPC type according to an embodiment of the present invention. The figure shown.

1.5 주파수 분주비의 D-플립플롭은 전류 모드 논리 게이트(Current Mode Logic, CML) 구조의 D-플립플롭을 사용하지 않고 TSPC 타입의 D-플립플롭을 사용하는 경우 높은 주파수 동작에서 제한이 따른다.D-Flip-Flop with 1.5 frequency division ratio is limited in high frequency operation when using TS-PC D-Flip-Flop without using D-Flip-Flop with Current Mode Logic Gate (CML) structure.

TSPC 타입의 D-플립플롭을 사용하면서 높은 주파수 동작 특성을 얻기 위해서는 입력에서 신호가 지나가는 패스의 게이트 딜레이를 최소화 시켜주는 것이 필요하다.To achieve high frequency operation while using a TSPC-type D-flip-flop, it is necessary to minimize the gate delay of the pass through the signal at the input.

이를 위해 본 발명에서는 두 개의 리셋(R과 R_bar)을 이용한 변형된 구조의 TSPC 타입의 D-플립플롭을 제안한다.To this end, the present invention proposes a D-flip-flop of the TSPC type of the modified structure using two resets (R and R_bar).

TSPC 타입의 D-플립플롭의 기본적인 동작 원리는

Figure 112009062036910-pat00001
노드에 나타나는 기생 캡(Cap)성분인 Cp에 High 또는 Low의 값이 저장되는 것이다.The basic principle of operation of the DPC flip flop of the TSPC type is
Figure 112009062036910-pat00001
A high or low value is stored in Cp, a parasitic cap component that appears in a node.

D 플립플롭의 리셋은

Figure 112009062036910-pat00002
노드를 High로 만들어주는 것으로 리셋을 좀 더 빨리 하기 위해서
Figure 112009062036910-pat00003
노드로 흘려주는 전류를 증가시켜주는 방법이 있다.D flip-flop reset
Figure 112009062036910-pat00002
To make the reset faster by making the node high
Figure 112009062036910-pat00003
There is a way to increase the current flowing to the node.

기존의 방법은 도 6에 도시된 바와 같이, 전류 I1 성분만 존재하였다. 그러나 본 발명의 실시예에 따른 TSPC 타입의 D-플립플롭은

Figure 112009062036910-pat00004
(R-Bar) 트랜지스터를 추가하여 출력단
Figure 112009062036910-pat00005
로 흐르는 전류 패스를 증가시켜 빠른 리셋을 할 수 있게 된다.In the conventional method, only the current I 1 component was present, as shown in FIG. 6. However, the D-flip flop of the TSPC type according to the embodiment of the present invention
Figure 112009062036910-pat00004
Output stage by adding (R-Bar) transistor
Figure 112009062036910-pat00005
This will increase the current path through the circuit and allow a quick reset.

기존의 CML 타입의 로직은 전류 미러에 흐르는 전류를 세밀하게 조정해주어야 하고 그에 따른 동작점을 잡아주어야 하는 번거로움이 있었다.Conventional CML type logic has had to adjust finely the current flowing through the current mirror and set an operating point accordingly.

그러나 본 발명의 실시예에 따른 TSPC 타입의 D-플립플롭은 하나의 스탠다드 셀(Standard Cell)로서 필요한 자리에 가져다 사용하도록 설계할 수 있게 된다.However, the D-flip flop of the TSPC type according to the embodiment of the present invention can be designed to be brought and used as a standard cell.

이상에서 설명한 본 발명의 실시예는 장치 및/또는 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하기 위한 프로그램, 그 프로그램이 기록된 기록 매체 등을 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.The embodiments of the present invention described above are not implemented only by the apparatus and / or method, but may be implemented through a program for realizing functions corresponding to the configuration of the embodiment of the present invention, a recording medium on which the program is recorded And such an embodiment can be easily implemented by those skilled in the art from the description of the embodiments described above.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

도 1은 본 발명의 실시예에 따른 1/1.5 타입의 주파수 분주기의 회로도를 나타낸 도면이다.1 is a circuit diagram of a frequency divider of the type 1 / 1.5 according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 주파수 분주비가 1,5인 경우의 입출력 클럭을 나타낸 도면이다.2 is a diagram illustrating an input / output clock when the frequency division ratio is 1,5 according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 주파수 분주비가 1인 경우의 입출력 클럭을 나타낸 도면이다.3 is a diagram illustrating an input / output clock when the frequency division ratio is 1 according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 2/3 타입의 주파수 분주기의 회로도를 나타낸 도면이다.4 is a circuit diagram of a 2/3 type frequency divider according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 1/1.5 타입의 주파수 분주기와 2/3 타입의 주파수 분주기를 결합한 전체 소수배 타입의 주파수 분주기의 회로도를 나타낸 도면이다.FIG. 5 is a circuit diagram illustrating a frequency divider of a whole frequency divider type combining a frequency divider of a type 1 / 1.5 and a frequency divider of a type 2/3 according to an embodiment of the present invention.

도 6은 본 발명의 실시예에 따른 TSPC 타입의 D-플립플롭(DFF#1, DFF#2, DFF#3, DFF#4)의 내부 회로를 나타낸 도면이다.FIG. 6 is a diagram illustrating an internal circuit of D-flip flops DFF # 1, DFF # 2, DFF # 3, and DFF # 4 of a TSPC type according to an embodiment of the present invention.

Claims (9)

하나의 클럭 신호에 따라 입력 신호를 반전 출력하는 복수개의 제1 D 플립플롭과 복수개의 제2 D 플립플롭―상기 복수개의 제2 D 플립플롭은 상기 복수개의 제1 D 플립플롭의 출력을 입력으로 사용함―을 포함하며,A plurality of first D flip-flops and a plurality of second D flip-flops for inverting and outputting an input signal according to one clock signal, wherein the plurality of second D flip-flops are configured to input the outputs of the plurality of first D flip-flops Include—included, 상기 복수개의 제1 D 플립플롭과 상기 복수개의 제2 D 플립플롭의 리셋의 주기를 조절하여 주파수 분주비를 제어하는 소수배 타입의 주파수 분주기.A frequency divider type frequency divider for controlling a frequency division ratio by adjusting periods of reset of the plurality of first D flip-flops and the plurality of second D flip-flops. 제1항에 있어서,The method of claim 1, 상기 복수개의 제1 D 플립플롭의 출력을 제1 로직 게이트를 이용하여 제1 신호를 생성하고, 상기 생성한 제1 신호를 상기 복수개의 제2 D 플립플롭의 입력으로 사용하고, 상기 복수개의 제2 D 플립플롭의 출력을 제2 로직 게이트를 이용하여 제2 신호를 생성하는 소수배 타입의 주파수 분주기.A first signal is generated by using outputs of the plurality of first D flip-flops using a first logic gate, and the generated first signal is used as an input of the plurality of second D flip-flops. A fractional frequency divider that generates a second signal using a second logic gate to output the 2D flip-flop. 제2항에 있어서,3. The method of claim 2, 상기 제1 신호가 상기 복수개의 제1 D 플립플롭과 상기 복수개의 제2 D 플립플롭의 리셋으로 인가되면 1주기마다 신호가 생성되는 주파수 분주기로 동작하는 소수배 타입의 주파수 분주기.A frequency divider of the frequency divider type that operates as a frequency divider for generating a signal every one period when the first signal is applied to reset the plurality of first D flip-flops and the plurality of second D flip-flops. 제2항에 있어서,3. The method of claim 2, 상기 제2 신호가 상기 복수개의 제1 D 플립플롭과 상기 복수개의 제2 D 플립플롭의 리셋으로 인가되면 1.5주기마다 신호가 생성되는 주파수 분주기로 동작하는 소수배 타입의 주파수 분주기.A frequency divider of the frequency divider type that operates as a frequency divider for generating a signal every 1.5 cycles when the second signal is applied to reset the plurality of first D flip-flops and the plurality of second D flip-flops. 제2항에 있어서,3. The method of claim 2, 하이(High) 또는 로우(Low)의 선택 신호에 따라 상기 제1 신호 또는 상기 제2 신호 중 어느 하나의 신호가 상기 복수개의 제1 D 플립플롭과 상기 복수개의 제2 D 플립플롭의 리셋으로 인가되는 멀티플렉서The signal of either the first signal or the second signal is applied to reset the plurality of first D flip-flops and the plurality of second D flip-flops according to a high or low selection signal. Multiplexer 를 더 포함하는 소수배 타입의 주파수 분주기.A frequency divider of the prime number type further comprising a. 제1항 내지 제5항 중 어느 한 항에 있어서,6. The method according to any one of claims 1 to 5, 소수배 단위의 출력 주기를 갖는 지점에서 상기 복수개의 제1 D 플립플롭과 상기 복수개의 제2 D 플립플롭의 리셋 주기를 조절하여 상기 소수배 단위의 주파수 분주비를 얻는 소수배 타입의 주파수 분주기.A frequency divider of a fractional type to obtain a frequency division ratio of the fractional unit by adjusting a reset period of the plurality of first D flip-flops and the plurality of second D flip-flops at a point having an output period of a fractional unit. . 제1항 내지 제5항 중 어느 한 항에 있어서,6. The method according to any one of claims 1 to 5, 상기 복수개의 제1 D 플립플롭과 상기 복수개의 제2 D 플립플롭은 트루 싱글 페이즈 클럭(True Single Phase Clock, TSPC) 타입인 소수배 타입의 주파수 분주기.And a plurality of first D flip-flops and the plurality of second D flip-flops are true single phase clock (TSPC) types. 제1항 내지 제5항 중 어느 한 항에 있어서,6. The method according to any one of claims 1 to 5, 상기 복수개의 제1 D 플립플롭과 상기 복수개의 제2 D 플립플롭을 이용하여 정수배가 아닌 소수배 타입의 주파수 분주비를 생성하여 소수배 단위의 해상도를 가지는 소수배 타입의 주파수 분주기.A frequency divider of a fractional type having a resolution of a fractional unit by generating a frequency division ratio of a non-integer type using the plurality of first D flip-flops and the plurality of second D flip-flops. 제1항 내지 제5항 중 어느 한 항에 있어서,6. The method according to any one of claims 1 to 5, 상기 복수개의 제1 D 플립플롭과 상기 복수개의 제2 D 플립플롭은 각각의 출력단에 리셋 단자를 나타내는 트랜지스터를 추가하여 상기 출력단에 흐르는 전류를 증가하는 소수배 타입의 주파수 분주기.And the plurality of first D flip-flops and the plurality of second D flip-flops increase a current flowing through the output terminal by adding a transistor representing a reset terminal to each output terminal.
KR1020090096275A 2009-10-09 2009-10-09 Fractional Frequency Divider KR101083816B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090096275A KR101083816B1 (en) 2009-10-09 2009-10-09 Fractional Frequency Divider

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090096275A KR101083816B1 (en) 2009-10-09 2009-10-09 Fractional Frequency Divider

Publications (2)

Publication Number Publication Date
KR20110039019A KR20110039019A (en) 2011-04-15
KR101083816B1 true KR101083816B1 (en) 2011-11-18

Family

ID=44045886

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090096275A KR101083816B1 (en) 2009-10-09 2009-10-09 Fractional Frequency Divider

Country Status (1)

Country Link
KR (1) KR101083816B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140103984A1 (en) * 2012-10-17 2014-04-17 Qualcomm Incorporated Quadrature symmetric clock signal generation
KR102110770B1 (en) 2014-02-14 2020-05-14 삼성전자 주식회사 Clock dividing device
US20240007088A1 (en) * 2020-11-24 2024-01-04 Lg Electronics Inc. Clock distribution device, and signal processing device and image display apparatus including same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448831B1 (en) 2001-06-12 2002-09-10 Rf Micro Devices, Inc. True single-phase flip-flop

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448831B1 (en) 2001-06-12 2002-09-10 Rf Micro Devices, Inc. True single-phase flip-flop

Also Published As

Publication number Publication date
KR20110039019A (en) 2011-04-15

Similar Documents

Publication Publication Date Title
US8106690B2 (en) Semiconductor integrated circuit device
US6603360B2 (en) Phase locked loop circuit for a fractional-N frequency synthesizer
CN108270437B (en) Digital controlled oscillator, and all-digital frequency-locked loop and phase-locked loop based on digital controlled oscillator
US8258839B2 (en) 1 to 2N-1 fractional divider circuit with fine fractional resolution
JP5893026B2 (en) High speed frequency divider and phase locked loop using the same
US7551009B2 (en) High-speed divider with reduced power consumption
US7372340B2 (en) Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages
JP5097573B2 (en) Frequency divider circuit
US20190280649A1 (en) Wobble reduction in an integer mode digital phase locked loop
Jang et al. A 0.026 mm 2 5.3 mW 32-to-2000MHz digital fractional-N phase locked-loop using a phase-interpolating phase-to-digital converter
JP2001209454A (en) Circuit for forming clock
Yang et al. A $\Delta {-}\Sigma $ PLL-Based Spread-Spectrum Clock Generator With a Ditherless Fractional Topology
KR100671749B1 (en) Clock divider
KR101083816B1 (en) Fractional Frequency Divider
US10700669B2 (en) Avoiding very low duty cycles in a divided clock generated by a frequency divider
US8466720B2 (en) Frequency division of an input clock signal
JP2006211208A (en) Spread spectrum clock generating circuit
EP4175180A1 (en) Circuitry and methods for fractional division of high-frequency clock signals
US7477714B2 (en) Phase adjusting circuit for minimized irregularities at phase steps
CN102468850B (en) Frequency divider with phase selection functionality
Hati et al. Efficient design technique for pulse swallow based fractional-N frequency divider
US10560053B2 (en) Digital fractional frequency divider
JP6387896B2 (en) Divider
RU2766442C1 (en) Digital frequency divider
CN114675525B (en) Time-to-digital converter and clock synchronization system

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee