RU2756096C1 - Триггерный логический элемент и-не/или-не на полевых транзисторах - Google Patents
Триггерный логический элемент и-не/или-не на полевых транзисторах Download PDFInfo
- Publication number
- RU2756096C1 RU2756096C1 RU2020141630A RU2020141630A RU2756096C1 RU 2756096 C1 RU2756096 C1 RU 2756096C1 RU 2020141630 A RU2020141630 A RU 2020141630A RU 2020141630 A RU2020141630 A RU 2020141630A RU 2756096 C1 RU2756096 C1 RU 2756096C1
- Authority
- RU
- Russia
- Prior art keywords
- resistor
- field
- transistor
- transistors
- terminal
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Технический результат: повышение нагрузочной способности триггерного логического элемента И-НЕ/ИЛИ-НЕ на полевых транзисторах. Сущность: триггерный логический элемент И-НЕ/ИЛИ-НЕ на полевых транзисторах содержит шесть полевых транзисторов, пять резисторов и источник питающего постоянного напряжения. Предложенное соединение элементов обеспечивает силу тока внешней нагрузки равной сумме токов двух транзисторов (7 и 10), что обеспечивает достижение указанного результата. 3 ил.
Description
Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.
Известен логический элемент ИЛИ/ИЛИ-НЕ [Манаев Е.И. Основы радиоэлектроники. - М.: Радио и связь, 1985, стр. 342, рис. 14.23], содержащий шесть транзисторов, пять резисторов и два источника постоянного напряжения. Схема его имеет два выхода, один из них для реализации логической операции ИЛИ, другой - для операции ИЛИ-НЕ.
Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного из шести транзисторов формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению нагрузочной способности.
Наиболее близкая по технической сущности является выбранная в качестве прототипа часть схемы трехвходового логического элемента ИЛИ-НЕ на полевых транзисторах [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 610, рис. 8.14 в], представляющая собой двухвходовой логический элемент ИЛИ-НЕ на полевых транзисторах, содержащая четыре полевых транзистора и источник питающего постоянного напряжения. Структура приведенного логического элемента является простой - с добавлением каждого последующего входа (3, 4, …) добавляется один полевой транзистор в их параллельное включение и один полевой транзистор в их ярусное включение, поэтому выделить двухвходовой элемент ИЛИ-НЕ не представляется трудным. Для этого следует удалить один полевой транзистор из параллельного их соединения и связанный с ним один полевой транзистор из ярусного включения транзисторов.
Недостаток прототипа заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузки определяется силой электрического тока одного полевого транзистора. В ярусной части схемы полевые транзисторы включены последовательно, тогда сила электрического тока одного транзистора равна силе электрического тока другого транзистора, а эквивалентная сила электрического тока по существу равна силе электрического тока одного транзистора. И этот ток замыкается на внешнюю нагрузку. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы электрических токов первого и второго транзисторов, то это повысило бы нагрузочную способность логического элемента.
Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента И-НЕ/ИЛИ-НЕ на полевых транзисторах.
Это достигается тем, что в триггерный логический элемент И-НЕ/ИЛИ-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, параллельно соединенные два полевых транзистора с индуцированными каналами n-типа, истоки и подложки которых заземлены, а выводы затворов образуют первый и второй входы относительно «земли» логического элемента для реализации операции ИЛИ-НЕ, также имеется третий полевой транзистор, но с индуцированным p-каналом, подложка которого соединена с истоком, введены пять резисторов и три дополнительных полевых транзистора, последовательно между собой включены первый и второй дополнительные транзисторы с индуцированными каналами n-типа, сток первого дополнительного транзистора подсоединен к общему выводу стоков первого и второго полевых транзисторов, выводы затворов образуют относительно «земли» первый и второй входы для реализации логической операции И-НЕ, подложки обоих транзисторов и исток второго дополнительного транзистора заземлены, последовательно между собой включены первый резистор, третий полевой транзистор и второй резистор, свободный вывод первого резистора подсоединен к выходу источника питания (плюсовой вывод), общий вывод первого резистора, истока и подложки третьего полевого транзистора подключен к общему выводу стоков первого, второго и первого дополнительного транзисторов, свободный вывод второго резистора соединен с выводом инвертирующего выхода логического элемента, последовательно между собой включены третий резистор, третий дополнительный полевой транзистор с индуцированным каналом n-типа и четвертый резистор, свободный вывод третьего резистора подсоединен к общему выводу первого резистора и выхода источника питания, общий вывод третьего резистора и стока третьего дополнительного полевого транзистора соединен с затвором третьего транзистора, затвор третьего дополнительного транзистора подключен к общему выводу второго резистора и стока третьего транзистора, подложка третьего дополнительного транзистора соединена с общим выводом его истока и четвертого резистора, свободный вывод четвертого резистора подсоединен к общему выводу второго резистора и инвертирующего выхода логического элемента, пятый резистор включен между «землей» и общим выводом третьего резистора, затвора третьего полевого транзистора и стока третьего дополнительного транзистора.
Сущность изобретения поясняется схемой логического элемента И-НЕ/ИЛИ-НЕ на полевых транзисторах, таблицей истинности (фиг. 2) для реализации логической операции И-НЕ и таблицей истинности (фиг. 3) для реализации операции ИЛИ-НЕ.
В триггерном логическом элементе И-НЕ/ИЛИ-НЕ на полевых транзисторах общая шина (вывод отрицательной полярности) источника 1 питающего постоянного напряжения заземлена. Между собой параллельно включены полевые транзисторы 2, 3 с индуцированными каналами n-типа. Истоки обоих полевых транзисторов и их подложки заземлены, а выводы затворов образуют первый 
и второй 
входы относительно «земли» логического элемента для реализации логической операции ИЛИ-НЕ. Между собой последовательно включены полевые транзисторы 4, 5 с индуцированными каналами n-типа. Сток транзистора 4 подсоединен к общему выводу стоков транзисторов 2, 3. Выводы затворов этих двух транзисторов образуют первый 
и второй 
входы относительно «земли» для реализации операции И-НЕ. Подложки их исток транзистора 5 заземлены.
Последовательно между собой включены резистор 6, полевой транзистор 7 с индуцированным каналом p-типа и резистор 8. Свободный вывод резистора 6 подключен к выходу (плюсовой вывод) источника 1 питающего постоянного напряжения. Общий вывод резистора 6 и истока транзистора 7 подсоединен к подложке этого транзистора и их общий вывод подключен к общему выводу стоков транзисторов 2, 3 и 4. Свободный вывод резистора 8 подключен к выводу инвертирующего выхода 
логического элемента.
Последовательно включены резистор 9, полевой транзистор 10 с индуцированным каналом n-типа и резистор 11. Свободный вывод резистора 9 подсоединен к общему выводу резистора 6 и выхода источника 1 напряжения. Общий вывод резистора 9 и стока транзистора 10 подключен к затвору транзистора 7. Затвор транзистора 10 соединен с общим выводом стока транзистора 7 и резистора 8. Подложка транзистора 10 подключена к общему выводу его истока и резистора 11. Свободный вывод резистора 11 подсоединен к общему выводу резистора 8 и инвертирующего выхода логического элемента . Резистор 12 включен между «землей» и общим выводом резистора 9, затвора транзистора 7 и стока транзистора 10.
Для наглядности на фиг. 1 пунктирными линиями показано подключение внешней нагрузки 
к инвертирующему выходу логического элемента. Часть схемы на транзисторах 7, 10 и резисторах 6, 8, 9 и 11 является триггером на полевых транзисторах противоположного типа проводимости.
Триггерный логический элемент И-НЕ/ИЛИ-НЕ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы с низким и высоким уровнем напряжения. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля (ближе к нулю), высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт).
Триггер на полевых транзисторах 7, 10 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба полевых транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 8, 9 нулевые значения напряжения. Они прикладываются к затворам транзисторов 7, 10 меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии полевые транзисторы 7, 10 открыты, их электрические токи создают напряжения в том числе на резисторах 8 и 9 больше по абсолютной величине и по значениям пороговых напряжений полевых транзисторов и поддерживают полевые транзисторы 7, 10 в открытом состоянии. Триггер на полевых транзисторах противоположного типа проводимости, как и другие распространенные триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера.
Работа логического элемента И-НЕ/ИЛИ-НЕ отражается таблицей истинности для логической операции И-НЕ при X1=X2=0 (фиг. 2) и таблицей истинности для операции ИЛИ-НЕ при х1=х2=0 (фиг. 3), где х1, х2, X1 и X2 - условное отображение входного сигнала логического элемента, - условное отображение выходного сигнала и N - номер строки по порядку. Обратимся к таблице истинности на фиг. 2. На входы X1 и X2 здесь подаются напряжения уровня логического нуля. Тогда состояние полевых транзисторов 2 и 3 в худшем случае находится в районе порогового напряжения, сила электрических токов этих транзисторов мала, напряжение на резисторе 6 мало по абсолютной величине и не влияет на состояние триггера на транзисторах 7, 10. В соответствии с первыми тремя строками таблицы истинности на фиг. 2. на один или оба входа х1, х2 логического элемента поступает напряжение уровня логического нуля. Тогда сила электрического тока через последовательно включенные полевые транзисторы 4, 5 весьма мала, напряжение на резисторе 6 от этого тока тоже мало и не влияет на состояние триггера на транзисторах противоположного типа проводимости 7 и 10. За счет делителя на резисторах 9, 12 на резисторе 9 и на затворе полевого транзистора 7 имеется возможность получить напряжение достаточное для перевода триггера на транзисторах 7, 10 во второе состояние. Электрические токи двух транзисторов 7 и 10 создают на выходе логического элемента - и на внешней нагрузке повышенное напряжение уровня логической единицы.
В соответствии с четвертой строкой таблицы истинности на фиг. 2 на оба входа х1 и х2 логического элемента и соответственно на затворы транзисторов 4, 5 поступает высокие уровни напряжения - уровни логической единицы. Сила электрического тока через последовательно включенные полевые транзисторы 4, 5 и соответственно через резистор 6 имеет повышенное значение. От этого тока напряжение на резисторе 6 через резистор 9 плюсом приложено к затвору транзистора 7 и имеет настолько повышенное значение, что переводит триггер на полевых транзисторах 7, 10 противоположного типа проводимости в первое состояние с учетом наличия делителя напряжения на резисторах 9, 12. Тогда на выходе логического элемента и на внешней нагрузке имеется низкий уровень напряжения - уровень логического нуля.
Далее обратимся к таблице истинности на фиг. 3. На входы х1, х2 здесь подаются напряжения уровня логического нуля. Тогда сила тока через полевые транзисторы 4, 5 и резистор 6 весьма мала. Напряжение на последнем резисторе 6 тоже мало и не влияет на состояние триггера на полевых транзисторах 7, 10. В соответствии с первой строкой таблицы истинности на фиг. 3 на оба входа X1 и X2 и соответственно затворы транзисторов 2, 3 подаются напряжения уровня логического нуля. Тогда состояние полевых транзисторов 2, 3 в худшем случае находятся в районе порогового напряжения, сила токов этих транзисторов мала, напряжение на резисторе 6 мало и не влияет на состояние триггера на полевых транзисторах 7, 10. Напряжение на резисторе 9 от делителя на резисторах 9, 12 поддерживает триггер на полевых транзисторах 7, 10 во втором состоянии и на выходе логического элемента 
и на внешней нагрузке от электрических токов двух полевых транзисторов 7 и 10 имеется высокий уровень напряжения - уровень логической единицы.
В соответствии со 2, 3 и 4-й строками таблицы истинности на фиг. 3 на затворы одного из транзисторов 2, 3 или на оба подается напряжение уровня логической единицы и сила тока этих транзисторов возрастает. Соответственно возрастает напряжение на резисторе 6, превышает напряжение порога срабатывания триггера на полевых транзисторах 7, 10 с учетом наличия делителя на резисторах 9, 12 и переводит этот триггер в первое состояние. Тогда на выходе и на внешней нагрузке логического элемента имеется низкий уровень напряжения - уровень логического нуля.
Таким образом, в триггерном логическом элементе И-НЕ/ИЛИ-НЕ на полевых транзисторах сила электрического тока внешней нагрузки равна сумме силы токов двух транзисторов (7 и 10), что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки формирует только один из имеющихся полевых транзисторов.
Claims (1)
- Триггерный логический элемент И-НЕ/ИЛИ-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, параллельно соединённые два полевых транзистора с индуцированными каналами n-типа, истоки и подложки которых заземлены, а выводы затворов образуют первый и второй входы относительно «земли» логического элемента для реализации операции ИЛИ-НЕ, также имеется третий полевой транзистор, но с индуцированным p-каналом, подложка которого соединена с истоком, отличающийся тем, что в него введены пять резисторов и три дополнительных полевых транзистора, последовательно между собой включены первый и второй дополнительные транзисторы с индуцированными каналами n-типа, сток первого дополнительного транзистора подсоединён к общему выводу стоков первого и второго полевых транзисторов, выводы затворов образуют относительно «земли» первый и второй входы для реализации логической операции И-НЕ, подложки обоих транзисторов и исток второго дополнительного транзистора заземлены, последовательно между собой включены первый резистор, третий полевой транзистор и второй резистор, свободный вывод первого резистора подсоединён к выходу источника питания (плюсовой вывод), общий вывод первого резистора, истока и подложки третьего полевого транзистора подключён к общему выводу стоков первого, второго и первого дополнительного транзисторов, свободный вывод второго резистора соединён с выводом инвертирующего выхода логического элемента, последовательно между собой включены третий резистор, третий дополнительный полевой транзистор с индуцированным каналом n-типа и четвёртый резистор, свободный вывод третьего резистора подсоединён к общему выводу первого резистора и выхода источника питания, общий вывод третьего резистора и стока третьего дополнительного полевого транзистора соединён с затвором третьего транзистора, затвор третьего дополнительного транзистора подключён к общему выводу второго резистора и стока третьего транзистора, подложка третьего дополнительного транзистора соединена с общим выводом его истока и четвёртого резистора, свободный вывод четвёртого резистора подсоединён к общему выводу второго резистора и инвертирующего выхода логического элемента, пятый резистор включён между «землёй» и общим выводом третьего резистора, затвора третьего полевого транзистора и стока третьего дополнительного транзистора.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2020141630A RU2756096C1 (ru) | 2020-12-16 | 2020-12-16 | Триггерный логический элемент и-не/или-не на полевых транзисторах |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2020141630A RU2756096C1 (ru) | 2020-12-16 | 2020-12-16 | Триггерный логический элемент и-не/или-не на полевых транзисторах |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2756096C1 true RU2756096C1 (ru) | 2021-09-28 |
Family
ID=77999784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2020141630A RU2756096C1 (ru) | 2020-12-16 | 2020-12-16 | Триггерный логический элемент и-не/или-не на полевых транзисторах |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2756096C1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2795046C1 (ru) * | 2022-03-17 | 2023-04-28 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент ИЛИ-НЕ на полевых транзисторах |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680484A (en) * | 1984-10-19 | 1987-07-14 | Trw Inc. | Wired-AND FET logic gate |
| US4912745A (en) * | 1987-05-19 | 1990-03-27 | Gazelle Microcircuits, Inc. | Logic circuit connecting input and output signal lines |
| RU2693298C1 (ru) * | 2018-10-16 | 2019-07-02 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент ИЛИ-НЕ на полевых транзисторах |
| RU2693306C1 (ru) * | 2018-10-16 | 2019-07-02 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент И-НЕ на полевых транзисторах |
| RU2704748C1 (ru) * | 2019-04-09 | 2019-10-30 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент НЕ на полевых транзисторах |
| RU2710950C1 (ru) * | 2019-09-10 | 2020-01-14 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент ИЛИ на полевых транзисторах |
| RU2715178C1 (ru) * | 2019-11-06 | 2020-02-25 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент И на полевых транзисторах |
-
2020
- 2020-12-16 RU RU2020141630A patent/RU2756096C1/ru active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680484A (en) * | 1984-10-19 | 1987-07-14 | Trw Inc. | Wired-AND FET logic gate |
| US4912745A (en) * | 1987-05-19 | 1990-03-27 | Gazelle Microcircuits, Inc. | Logic circuit connecting input and output signal lines |
| RU2693298C1 (ru) * | 2018-10-16 | 2019-07-02 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент ИЛИ-НЕ на полевых транзисторах |
| RU2693306C1 (ru) * | 2018-10-16 | 2019-07-02 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент И-НЕ на полевых транзисторах |
| RU2704748C1 (ru) * | 2019-04-09 | 2019-10-30 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент НЕ на полевых транзисторах |
| RU2710950C1 (ru) * | 2019-09-10 | 2020-01-14 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент ИЛИ на полевых транзисторах |
| RU2715178C1 (ru) * | 2019-11-06 | 2020-02-25 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент И на полевых транзисторах |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2795046C1 (ru) * | 2022-03-17 | 2023-04-28 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный логический элемент ИЛИ-НЕ на полевых транзисторах |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2693298C1 (ru) | Триггерный логический элемент ИЛИ-НЕ на полевых транзисторах | |
| RU2693306C1 (ru) | Триггерный логический элемент И-НЕ на полевых транзисторах | |
| RU2710950C1 (ru) | Триггерный логический элемент ИЛИ на полевых транзисторах | |
| US4996443A (en) | Integrated circuit for level shift | |
| US4581545A (en) | Schmitt trigger circuit | |
| RU2715178C1 (ru) | Триггерный логический элемент И на полевых транзисторах | |
| RU2726853C1 (ru) | Триггерный логический элемент ИЛИ/ИЛИ-НЕ | |
| RU2704748C1 (ru) | Триггерный логический элемент НЕ на полевых транзисторах | |
| WO2012151177A1 (en) | System and method for level-shifting voltage signals using a dynamic level-shifting architecture | |
| RU2710962C1 (ru) | Триггерный логический элемент ИЛИ | |
| RU2756096C1 (ru) | Триггерный логический элемент и-не/или-не на полевых транзисторах | |
| RU2759863C1 (ru) | Триггерный логический элемент И/ИЛИ на полевых транзисторах | |
| RU2795046C1 (ru) | Триггерный логический элемент ИЛИ-НЕ на полевых транзисторах | |
| RU2779928C2 (ru) | Триггерный логический элемент ИЛИ/ИЛИ-НЕ на полевых транзисторах | |
| RU2763152C1 (ru) | Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах | |
| RU2763585C1 (ru) | Триггерный логический элемент И/И-НЕ на полевых транзисторах | |
| JP3220536B2 (ja) | 信号トランスレータ回路 | |
| RU2797037C1 (ru) | Триггерный логический элемент ИЛИ на полевых транзисторах | |
| RU2702051C1 (ru) | Триггерный синхронный R-S триггер на полевых транзисторах | |
| RU2813863C1 (ru) | Триггерный логический элемент И-НЕ/ИЛИ-НЕ на полевых транзисторах | |
| RU2813862C1 (ru) | Триггерный логический элемент И/ИЛИ на полевых транзисторах | |
| RU2727613C1 (ru) | Триггерный логический элемент И/И-НЕ | |
| RU2817236C1 (ru) | Триггерный логический элемент И-НЕ на полевых транзисторах | |
| RU2789081C1 (ru) | Триггерный асинхронный D триггер на полевых транзисторах | |
| US4110704A (en) | Astable multivibrator with temperature compensation and requiring a single supply voltage |