RU2711752C2 - Data frequency adjustment method and phase detector - Google Patents
Data frequency adjustment method and phase detector Download PDFInfo
- Publication number
- RU2711752C2 RU2711752C2 RU2019120108A RU2019120108A RU2711752C2 RU 2711752 C2 RU2711752 C2 RU 2711752C2 RU 2019120108 A RU2019120108 A RU 2019120108A RU 2019120108 A RU2019120108 A RU 2019120108A RU 2711752 C2 RU2711752 C2 RU 2711752C2
- Authority
- RU
- Russia
- Prior art keywords
- detector
- output
- input
- signal
- bipolar
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
Изобретение относится к радиотехнике.The invention relates to radio engineering.
При отсутствии прямой передачи тактов при приеме дискретных сигналов для корректного стробирования данных и синхронизации по времени необходимо подстраивать тактовую частоту по данным при определенном фазовом сдвиге.In the absence of direct clock transmission when receiving discrete signals, for correct data gating and time synchronization, it is necessary to adjust the clock frequency according to the data at a certain phase shift.
Известен способ подстройки частоты [1] по переключениям данных. Переключения данных происходят в два раза чаще, чем фронты. Способ [1] имеет большой фазовый шум и низкое быстродействие. В единую временную сетку не попадают фазы фронтов и срезов, а также сигналы дополнительных каналов, имеющих разные задержки, что увеличивает фазовый шум и снижает устойчивость петли.A known method of adjusting the frequency [1] for data switching. Data switching occurs twice as often as fronts. The method [1] has a large phase noise and low speed. Phases of edges and slices, as well as signals of additional channels with different delays, do not fall into a single time grid, which increases phase noise and reduces loop stability.
Известны быстродействующие способы подстройки тактовой частоты по фронтам (или срезам) данных [2, 3].Known high-speed ways to adjust the clock frequency on the edges (or slices) of the data [2, 3].
Способ подстройки тактовой частоты по фронтам данных [2], в котором сигналы первом и втором выходах детектора управляют подключением первого и второго двухполярных сигналов для суммирования, двухполярные сигналы суммируют, фильтруют, полученным сигналом управляют частотой генератора, частоту генератора делят и формируют такты, причем на первом выходе детектора формируют сигнал от фронта данных до следующего за ним переключения тактов, если фронт данных поступит позже центра зоны удержания, то после окончания сигнала на первом выходе детектора формируют сигнал на втором выходе детектора сигнал от фронта тактов до среза тактов.A method for adjusting the clock frequency along the data fronts [2], in which the signals of the first and second outputs of the detector control the connection of the first and second bipolar signals for summing, the bipolar signals are summed, filtered, the generator frequency is controlled by the received signal, the generator frequency is divided and the clocks are formed, and the first output of the detector generates a signal from the data front to the next clock switching, if the data front arrives later than the center of the hold zone, then after the signal ends at the first output the tectors form a signal at the second output of the detector, a signal from the front of the steps to the cut of the steps.
При подстройке частоты по переменной частоте сравнения (по перепадам данных) способы [1. 2. 3] имеют меньшую устойчивость, чем в режиме работы на средней «постоянной» частоте сравнения. Время ожидания переключений данных Т:When adjusting the frequency for a variable comparison frequency (for data differences) methods [1. 2. 3] have less stability than in the mode of operation at the average "constant" comparison frequency. Data Switch Timeout T:
где Тс - период тактов (Тс=1/Fc), Fc - тактовая (символьная) частота; m=2, 3,…where Tc is the cycle period (Tc = 1 / Fc), Fc is the clock (symbol) frequency; m = 2, 3, ...
Переменное время ожидание переключения данных влияет на коэффициент усиления и полосу петли. Петля, устойчивая на средней частоте следования фронтов, может некорректно работать на больших интервалах между фронтами данных Т≥mкр×Тс, где mкр - критическое значение m, начиная с которого могут, возможна потеря устойчивости и выход из режима удержания. Максимальные значения число периодов ожидания переключений (фронтов) данных и mкр для способов [1. 2. 3] одинаковы.Variable latency waiting for data switching affects the gain and loop band. A loop stable at the average frequency of the leading edges may not work correctly at large intervals between the data fronts T≥m cr × Tc, where m cr is the critical value of m, from which it may begin, stability loss and exit from the hold mode are possible. The maximum values are the number of waiting periods for switching (edges) of the data and m cr for the methods [1. 2. 3] are the same.
Наиболее близкими к предлагаемым являются способ и фазовый детектор [2] (прототипы).Closest to the proposed are the method and phase detector [2] (prototypes).
Известен фазовый детектор [2], содержащий детектор и формирователь двухполярных сигналов, причем входы детектора соединены попарно соответственно со входами опорной частоты и входом тактов.Known phase detector [2], containing the detector and the driver of the bipolar signals, and the inputs of the detector are connected in pairs, respectively, with the inputs of the reference frequency and the input of the clock.
Цель изобретения (технический результат) - повышение устойчивости в режиме удержания при сохранении быстродействия. Технический результат достигается тем, что:The purpose of the invention (technical result) is to increase stability in the holding mode while maintaining speed. The technical result is achieved by the fact that:
- считают число фронтов тактов, прошедших после поступления предшествующего фронта данных, а в области регулирования при увеличении числа подсчитанных фронтов тактов амплитуды двухполярных слагаемых снижают;- consider the number of clock fronts that have passed after the receipt of the previous data edge, and in the regulation area, with an increase in the number of counted clock fronts, the amplitudes of the bipolar terms are reduced;
- устанавливается фиксированное отношение амплитуды первого двухполярного сигнала к амплитуде второго двухполярного сигнала, это отношение сохраняется при изменении амплитуд двухполярных сигналов, после окончания сигнала на первом выходе детектора всегда формируют сигнал на втором выходе детектора от фронта до среза тактов;- a fixed ratio of the amplitude of the first bipolar signal to the amplitude of the second bipolar signal is established, this ratio is preserved when the amplitudes of the bipolar signals change, after the signal ends at the first output of the detector, a signal is always generated at the second output of the detector from the front to the cutoff of the clocks;
- фиксированное отношение амплитуд первого и второго двухполярных сигналов равное двум;- a fixed ratio of the amplitudes of the first and second bipolar signals equal to two;
- фазовый детектор дополнительно содержит три D-триггера, два элемента И, элемент ИЛИ, счетчик, преобразователь кода и цифро-аналоговый преобразователь, причем тактовый вход соединен с С-входами трех D-триггеров и счетчика, вход опорной частоты соединен с D-входом первого триггера и первым входом первого элемента И, выход первого элемента И соединен со входом сброса счетчика и первым входом элемента ИЛИ, выход первого D-триггера соединен с D-входом второго D-триггера, выход которого соединен с первым входом второго элемента И и с D-входом третьего D-триггера, инверсный выход которого соединен с другими входами первого и второго элементов И, выход переноса счетчика соединен с другим входом элемента ИЛИ, выход которого соединен с СЕ входом счетчика, выходы которого соединены попарно соответственно со входами преобразователя кода, выходы которого соединены попарно соответственно со входами цифро-аналогового преобразователя, выход которого соединен с управляющим входом формирователя двухполярных сигналов;- the phase detector further comprises three D-flip-flops, two AND elements, an OR element, a counter, a code converter and a digital-to-analog converter, the clock input being connected to the C-inputs of three D-triggers and a counter, the reference frequency input being connected to the D-input the first trigger and the first input of the first AND element, the output of the first AND element is connected to the counter reset input and the first input of the OR element, the output of the first D trigger is connected to the D input of the second D trigger, the output of which is connected to the first input of the second AND element and D-in third D-flip-flop, whose inverse output is connected to other inputs of the first and second AND elements, the counter transfer output is connected to another input of the OR element, the output of which is connected to the CE input of the counter, the outputs of which are connected in pairs respectively with the inputs of the code converter, the outputs of which are connected in pairs respectively, with the inputs of the digital-to-analog converter, the output of which is connected to the control input of the bipolar signal former;
- причем С - вход второго D-триггера - прямой, а С-входы первого и третьего D-триггеров и счетчика - инверсные.- where C is the input of the second D-trigger - direct, and C-inputs of the first and third D-triggers and counter - inverse.
Группа изобретений связана общим замыслом и удовлетворяет требованию единства изобретения, т.к. фазовый детектор является частью устройства для осуществления предложенного способа. При анализе уровня техники и новизны заявляемых объектов не обнаружены аналоги с перечисленной совокупностью вышеназванных признаков. Следовательно, описанное техническое решение соответствует критерию "новизна".The group of inventions is related by a common concept and satisfies the requirement of unity of invention, because a phase detector is part of a device for implementing the proposed method. When analyzing the level of technology and novelty of the claimed objects, no analogues were found with the above set of the above features. Therefore, the described technical solution meets the criterion of "novelty."
На фиг. 1. представлен способ подстройки частоты и фазовый детектор. Временная диаграмма работы с центром зоны удержания по срезу тактов приведена на фиг. 2, а соответствующий детектор и пример управления амплитудой двухполярных сигналов - на фиг. 3. Временная диаграмма работы с центром зоны удержания, смещенным относительно среза тактов, приведена на фиг. 4, соответствующий детектор и пример управления амплитудой двухполярных сигналов и - на фиг. 5. На временных диаграммах фиг. 2 и 4 также приведены сигналы на выходах элементов фазового детектора. Примеры управления амплитудами двухполярных сигналов (фиг. 3 и 5), реализованы на «токовых зеркалах» для n-p-n и p-n-р биполярных транзисторах. Функционально аналогичные токовые схемы на КМОП транзисторах требуют большего числа элементов для обеспечения низкого остаточного напряжения и смещения затворных токов.In FIG. 1. presents a frequency adjustment method and a phase detector. A timing diagram of operation with the center of the holding zone along the clock slice is shown in FIG. 2, and the corresponding detector and an example of controlling the amplitude of bipolar signals are shown in FIG. 3. A timing diagram of operation with the center of the retention zone offset from the cut of the clocks is shown in FIG. 4, a corresponding detector and an example of controlling the amplitude of bipolar signals, and - in FIG. 5. In the time diagrams of FIG. 2 and 4 also show the signals at the outputs of the elements of the phase detector. Examples of controlling the amplitudes of bipolar signals (Figs. 3 and 5) are implemented on "current mirrors" for n-p-n and p-n-p bipolar transistors. Functionally similar current circuits on CMOS transistors require a larger number of elements to ensure low residual voltage and bias gate currents.
Способ подстройки тактовой частоты Fc по фронтам данных Fo (фиг. 1 и 2), в котором сигналы на первом Р и втором N выходах детектора 2 управляют подключением двухполярных сигналов Sp и Sn (источники 121, 122 и ключи 131, 132) для суммирования, суммируют S, фильтруют 3, полученным сигналом U управляют частотой генератора 4, частоту генератора делят и формируют такты Fc, причем на первом выходе Р детектора 2 формируют сигнал от фронта данных Fo до следующего за ним переключения тактов Fc, причем если фронт данных Fo поступит позже центра зоны удержания, то после окончания сигнала на первом выходе детектора формируют сигнал на втором выходе детектора сигнал от фронта тактов Fc до среза тактов Fc, при этом считают 147 число фронтов тактов Fc прошедших после поступления предшествующего фронта данных Fo, при увеличении числа подсчитанных фронтов тактов 147 амплитуды двухполярных сигналов снижают А (149).The method of adjusting the clock frequency Fc on the edges of the data Fo (Fig. 1 and 2), in which the signals at the first P and second N outputs of the
В быстродействующей фазовой автоподстройки частоты (ФАПЧ) в режиме удержания должна происходить отработка частотной ошибки Δω, где {Δω=2π×(Fc-Fo)}, причем с некоторой перерегулировкой за несколько периодов опорной частоты (перепадов данных).In a fast phase-locked loop (PLL) in the hold mode, the frequency error Δω should be worked out, where {Δω = 2π × (Fc-Fo)}, and with some overshoot over several periods of the reference frequency (data drops).
Пусть в режиме удержания при поступлении фронта данных в момент времени tj, где j=1, 2…, детектор 2 обнаруживает сдвиг Δtj и фазовую ошибку Δϕj. Частота ГУН 4 Fc изменяется в соответствии с переходной характеристикой фильтра низких частот (ФНЧ) 3. При поступлении (j+1)-го фронта данных при t(j+i)=tj+m(j+1)×TC фазовая ошибка Δϕ(j+1) составит исходную (Δϕj) за вычетом интеграла от изменения частоты ГУН 4 за время ожидания j+1-го фронта данных..Let in the hold mode upon receipt of the data front at time t j , where j = 1, 2 ...,
Для устойчивости ФАПЧ необходимо и достаточно, что бы на каждом шаге:For the stability of the PLL, it is necessary and sufficient that at every step:
где α - коэффициент, 0<α<1.where α is the coefficient, 0 <α <1.
С учетом необходимого запаса для приема данных с шумом и аппаратные потери лучше выбрать α: α≤0,5÷0,7Given the necessary margin for receiving data with noise and hardware loss, it is better to choose α: α≤0.5 ÷ 0.7
В последовательности двоичных данных фронту соответствует переход 0→1. В каналах передачи дискретных данных символы скремблированы и некоррелированные, поэтому вероятности появления двоичных 0 и 1 равны 1/2. Вероятность появления фронта в данном периоде тактов Рф=1/4. Средняя частота фронтов данных Fcp:In the sequence of binary data, the front corresponds to the
В последовательности двоичных данных переходу 0→1 через m бит соответствует время ожидания фронта (период следования фронтов) Т длительностью Т=m × Тс.In the sequence of binary data, the
Вероятность реализации последовательности данных с периодом следования переходов m бит Pm определяется по формуле:The probability of a data sequence with a transition period of m bits Pm is determined by the formula:
где (m-1) - число вариантов последовательностей данных с периодом переходов 0→1 m.where (m-1) is the number of variants of data sequences with a transition period of 0 → 1 m.
Ф(m) - вероятность появления фронта данных за m периодов тактов. Ф(m) с ростом m быстро приближается к 1, так, например, Ф(7)=0,94 и Ф(16)=0,995. Учитывая скорость передачи данных и длительную работу, необходимо обеспечить устойчивость петли, несмотря на низкую вероятность появления критических интервалов.Ф (m) is the probability of the appearance of a data front for m periods of cycles. Ф (m) with increasing m quickly approaches 1, so, for example, Ф (7) = 0.94 and Ф (16) = 0.995. Given the data transfer rate and long-term operation, it is necessary to ensure loop stability, despite the low probability of critical intervals.
Снижение амплитуд слагаемых по предложению исключит опасную перерегулировку и выход из зоны удержания на критических интервалах. Низкая вероятность появления опасных времен ожидания перепадов данных позволит, снижая коэффициент усиления в петле только для критических интервалов, сохранить высокую скорость («широкую» полосу) ФАПЧ.A decrease in the amplitudes of the terms of the proposal will exclude dangerous overshoot and exit from the confinement zone at critical intervals. The low probability of occurrence of dangerous waiting times for data drops will allow, by reducing the gain in the loop only for critical intervals, to maintain the high speed ("wide" band) of the PLL.
Полярность слагаемых S (Sp и Sn) предполагает повышение частоты генератора 4 при увеличении напряжения U. При опережении центра зоны удержания фронтом данных Fo частоту тактов Fc уменьшают, а при отставании фронта данных Fo от центра зоны удержания частоту тактов Fc увеличивают. Двухполярные сигналы могут быть получены при подключении источников 121 и 122 к однополярному питанию Vcc и общему проводу GND (фиг. 1, 3 и 5). На временных диаграммах фиг. 2 и 4 дополнительно показаны переключения триггеров 141, 142, 143 и первого элемента И 144 (R).The polarity of the terms S (Sp and Sn) implies an increase in the frequency of generator 4 with increasing voltage U. When the center of the confinement zone is ahead by the data front Fo, the clock frequency Fc is decreased, and when the front of the data Fo is behind the center of the confinement zone, the clock frequency Fc is increased. Bipolar signals can be obtained by connecting
На временной диаграмме (фиг. 2) после m тактов, подсчитанных после предшествующего фронта данных Fo, при управляющем сигнале А (149), который соответствует т, раньше центра зоны удержания на время t1 поступает фронт данных Fo. По фронту данных Fo формируют первый сигнал детектора Р и для суммы S положительное слагаемое, амплитуда которого управляется сигналом А (149). В результате напряжение U несколько увеличивается. В процессе нового подсчета числа тактов до следующего фронта данных ступенчато уменьшается сигнал А (149). Следующий фронт данных приходит после i тактов (i=1, 2,…) и на время t2 позже центра зоны удержания. По фронту данных формируют сигналы на выходе детектора 2 Р и N, и соответственно слагаемые, амплитудой которых управляет сигнал А (149). В результате напряжение U несколько уменьшается. Отметим, что во время формирования суммы S, результат подсчета и управляющий сигнал А не изменяются.In the time diagram (Fig. 2), after m clocks calculated after the previous data edge Fo, with the control signal A (149), which corresponds to t, the data front Fo arrives at the time t 1 before the center of the holding zone for a time t 1 . On the front of the data Fo, the first signal of the detector P is generated and for the sum S a positive term whose amplitude is controlled by signal A (149). As a result, the voltage U increases slightly. In the process of a new calculation of the number of clock cycles, the signal A (149) gradually decreases to the next data edge. The next data edge comes after i clock cycles (i = 1, 2, ...) and for a time t 2 later than the center of the hold zone. Along the data front, signals are generated at the output of the detector 2 P and N, and, accordingly, terms whose amplitude is controlled by signal A (149). As a result, the voltage U decreases somewhat. Note that during the formation of the sum S, the counting result and the control signal A do not change.
Синхронное снижение амплитуд двухполярных сигналов в рабочей области может осуществляться, например, как функция от числа периодов тактов, которая обратно пропорциональна интегралу от переходной характеристики ФНЧ или ее аппроксимация.A simultaneous decrease in the amplitudes of bipolar signals in the work area can be carried out, for example, as a function of the number of periods of cycles, which is inversely proportional to the integral of the transition characteristic of the low-pass filter or its approximation.
На фиг. 3 приведен пример управления амплитудами двухполярных сигналов от токового втекающего сигнала А ЦАП 149. Источники 121, 122 выполнены на биполярных транзисторах р-n-р 123 - 125 и. n-р-n 127, 128. Для транзисторов с равными площадями эмиттеров и большими коэффициентами h21 (β) можно считать, что коллекторные токи равны (см. например, с. 75 рис. 4-2, 4-3 [4]). Амплитуды двухполярных сигналов равны и регулируются. Детектор 2 для центра зоны удержания по срезу тактов построен на D-триггерах 211, 212 и 213 и элементах И 221-224. Все D-триггера двухступенчатые. Функционирование аналогичного детектора 2 для центра зоны удержания по фронту тактов приведено в [2].In FIG. Figure 3 shows an example of controlling the amplitudes of bipolar signals from a current flowing signal A of
На временной диаграмме фиг. 4 показано, что после m тактов, подсчитанных от предшествующего фронта данных Fo, немного позже центра зоны удержания, (в паузе импульсов тактов) поступает фронт данных Fo (на фиг. 4 - время t1). Управляющий сигнал А (149) соответствует m. По фронту данных формируют сигналы детектора Р и N, и для суммы S два (двухполярных) слагаемых, амплитудами Sp и Sn (Sp=k×1 и Sn=I), которыми управляет сигнал А (149). В результате напряжение U несколько снижается. Следующий фронт данных Fo приходит через i тактов (i=1, 2,…) и на время t2 раньше центра зоны удержания. После фронта данных формируют сигналы детектора Р и N, и слагаемые суммы S (Sp и Sn), амплитудами которых управляет сигнал А (149). В результате напряжение U несколько увеличивается.In the timing diagram of FIG. 4 shows that after m clocks calculated from the previous data edge Fo, a bit later than the center of the holding zone (in the pause of clock pulses), the data front Fo arrives (in Fig. 4, time t 1 ). The control signal A (149) corresponds to m. The detector signals P and N are generated along the data front, and for the sum S there are two (bipolar) terms, the amplitudes Sp and Sn (Sp = k × 1 and Sn = I), which are controlled by signal A (149). As a result, the voltage U decreases somewhat. The next data edge Fo arrives through i clock cycles (i = 1, 2, ...) and at a time t 2 earlier than the center of the hold zone. After the data front, the detector signals P and N are formed, and the summands S (Sp and Sn), the amplitudes of which are controlled by signal A (149). As a result, the voltage U increases slightly.
Пример управления амплитудами двухполярных источников 121, 122 от втекающего тока с выхода А ЦАП 149 (фиг. 5) Источники 121, 122 выполнены на биполярных транзисторах р-n-р 123 - 126 и n-р-n 127, 128. При равных площадях эмиттеров и большими коэффициентами h21 (β) можно считать, что коллекторные токи транзисторов равны. Амплитуда положительного сигнала равна удвоенной амплитуде отрицательного сигнала (k=2) и обе регулируются.An example of controlling the amplitudes of
Детектор 2 построен на D-триггерах 211, 212 и элементах И 221, 222 для смещенного центра зоны удержания, относительно среза тактов, Работа детектора описана в [3].
Фазовый детектор 1 (фиг. 1), содержит детектор 2 и формирователь двухполярных сигналов причем первый Р и второй N выходы детектора 2 соединены со входами формирователя двухполярных сигналов (источники 121, 122 и ключи. 131, 132), а входы детектора 2 соединены попарно соответственно со входами опорной частоты Fo и тактов Fc, дополнительно содержит три D-триггера 141, 142 и 143, два элемента И 144 и 145, элемент ИЛИ 146, счетчик 147, преобразователь кода 148 и цифро-аналоговый преобразователь 149, тактовый вход Fc соединен с С-входами трех D-триггеров и счетчика 147, вход опорной частоты соединен Fo с D-входом первого триггера 141 и входом первого элемента И 144, выход первого элемента И 144 соединен со входом элемента ИЛИ 146, выход первого D-триггера 141 соединен с D-входом второго D-триггера 142, выход которого соединен со входом второго элемента И 145 и с D-входом третьего D-триггера 143, инверсный выход которого соединен с другими входами первого и второго элементов И 144 и 145, выход второго элемента И 145 соединен со входом сброса счетчика 147, выход переноса счетчика 147 соединен с другим входом элемента ИЛИ 146, выход которого соединен с СЕ входом счетчика 147, выходы которого соединены попарно соответственно со входами преобразователя кода 148, выходы которого соединены попарно соответственно со входами цифро-аналогового преобразователя 149, выход которого соединен с управляющим входом формирователя двухполярных сигналов.The phase detector 1 (Fig. 1) contains a
С-входы первого 141, третьего 143 D-триггеров, и счетчика 147 -инверсные, а С-вход второго D-триггера 142 - прямой.The C-inputs of the first 141, the third 143 D-flip-flops, and the
Счетчик 147 считает фронты тактов, а сигналы на его выходах переключается по срезу тактов. При переполнении счетчика 147 с помощью СЕ-входа осуществляется его остановка и исключается переход счетчика в «0» (до сброса по входу R). Преобразователь 148 может быть выполнен в виде постоянного запоминающего устройства (ПЗУ) или как логический (комбинационный) преобразователь.The
Разрядность счетчика 147 должна быть не менее 6. Фазовый детектор (фиг. 1) может работать с разными детекторами и центрами зон удержания. При другой полярности (кодировании логических уровней) для С-входов счетчика и триггеров (включая детектор 2) центры зон удержания сдвигаются на π. The capacity of the
Таким образом, способ и фазовый детектор по предложению обладают устойчивостью при высоком быстродействии.Thus, the method and the phase detector according to the proposal are stable at high speed.
Источники информацииSources of information
1. Патент US 6421404, кл. 375/354, 16.07.20021. Patent US 6421404, CL 375/354, July 16, 2002
2. Патент РФ 2622628, МПК H03D 13/00, 03.08.20162. RF patent 2622628, IPC H03D 13/00, 03/03/2016
3. Патент РФ 2665241, МПК H03D 13/00, 13.10.20173. RF patent 2665241, IPC H03D 13/00, 10/13/2017
4. Гребен А.Б. Проектирование аналоговых интегральных схем, пер. с англ. М., «Энергия» 19764. Greben A.B. Design of analog integrated circuits, trans. from English M., "Energy" 1976
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019120108A RU2711752C2 (en) | 2019-06-26 | 2019-06-26 | Data frequency adjustment method and phase detector |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019120108A RU2711752C2 (en) | 2019-06-26 | 2019-06-26 | Data frequency adjustment method and phase detector |
Publications (3)
Publication Number | Publication Date |
---|---|
RU2019120108A RU2019120108A (en) | 2019-08-05 |
RU2019120108A3 RU2019120108A3 (en) | 2019-12-26 |
RU2711752C2 true RU2711752C2 (en) | 2020-01-21 |
Family
ID=67586393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2019120108A RU2711752C2 (en) | 2019-06-26 | 2019-06-26 | Data frequency adjustment method and phase detector |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2711752C2 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2047273C1 (en) * | 1991-03-05 | 1995-10-27 | Самарский государственный технологический университет | Method of and device for automatic frequency control of tunable oscillator |
US6421401B1 (en) * | 1998-05-07 | 2002-07-16 | Nokia Corporation | Method and apparatus for achieving and maintaining symbol synchronization particularly in an OFDM system |
US8975924B2 (en) * | 2013-01-04 | 2015-03-10 | Nxp B.V. | Phase frequency detector circuit |
RU2661328C1 (en) * | 2017-09-12 | 2018-07-13 | Геннадий Сендерович Брайловский | Frequency tuning method and phase detector |
RU2665241C1 (en) * | 2017-10-13 | 2018-08-28 | Геннадий Сендерович Брайловский | Frequency tuning method and phase detector |
-
2019
- 2019-06-26 RU RU2019120108A patent/RU2711752C2/en active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2047273C1 (en) * | 1991-03-05 | 1995-10-27 | Самарский государственный технологический университет | Method of and device for automatic frequency control of tunable oscillator |
US6421401B1 (en) * | 1998-05-07 | 2002-07-16 | Nokia Corporation | Method and apparatus for achieving and maintaining symbol synchronization particularly in an OFDM system |
US8975924B2 (en) * | 2013-01-04 | 2015-03-10 | Nxp B.V. | Phase frequency detector circuit |
RU2661328C1 (en) * | 2017-09-12 | 2018-07-13 | Геннадий Сендерович Брайловский | Frequency tuning method and phase detector |
RU2665241C1 (en) * | 2017-10-13 | 2018-08-28 | Геннадий Сендерович Брайловский | Frequency tuning method and phase detector |
Also Published As
Publication number | Publication date |
---|---|
RU2019120108A3 (en) | 2019-12-26 |
RU2019120108A (en) | 2019-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4808884A (en) | High order digital phase-locked loop system | |
US7099400B2 (en) | Multi-level pulse amplitude modulation receiver | |
US7209009B2 (en) | Controlling a voltage controlled oscillator in a bang-bang phase locked loop | |
JP4196657B2 (en) | Data recovery method and digitally controlled clock data recovery circuit | |
JP4150092B2 (en) | Frequency divider and digital PLL circuit | |
JP3376315B2 (en) | Bit synchronization circuit | |
US7050522B2 (en) | Phase rotator and data recovery receiver incorporating said phase rotator | |
US10516401B2 (en) | Wobble reduction in an integer mode digital phase locked loop | |
EP0403990A2 (en) | High resolution sample clock generator with deglitcher | |
JP2003526225A (en) | Method and apparatus for recovering variable bit rate clock | |
CN110830041B (en) | Continuous integer frequency divider with 50% duty cycle and phase-locked loop circuit comprising same | |
GB2397734A (en) | Data recovery circuitry | |
US20070064848A1 (en) | Clock recovery | |
EP0153107A2 (en) | Clock recovery apparatus and method for a ring-type data communications network | |
US4741004A (en) | High-speed programmable divide-by-N counter | |
KR101883204B1 (en) | Multi-Mode Phase-Frequency Detector for Clock and Data Recovery | |
KR100396926B1 (en) | Method and apparatus for feedback dividing non-crystal of phase-locked loop and divisor decision method for feedback divider | |
RU2711752C2 (en) | Data frequency adjustment method and phase detector | |
WO1993013601A1 (en) | High resolution digitally controlled oscillator | |
US6035409A (en) | 1000 mb phase picker clock recovery architecture using interleaved phase detectors | |
CN114629755B (en) | Modulation method, demodulation method and frequency offset compensation and high-speed demodulation circuit thereof | |
CN116436457A (en) | Clock data recovery circuit with large frequency offset locking capability | |
EP0176561A1 (en) | Digital phase-locked loop circuit. | |
CN113517975A (en) | Carrier synchronization control method, system, converter device and readable storage medium | |
US20100141319A1 (en) | Clock signal output circuit |