RU2607993C2 - Способ и устройство идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов - Google Patents
Способ и устройство идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов Download PDFInfo
- Publication number
- RU2607993C2 RU2607993C2 RU2015110603A RU2015110603A RU2607993C2 RU 2607993 C2 RU2607993 C2 RU 2607993C2 RU 2015110603 A RU2015110603 A RU 2015110603A RU 2015110603 A RU2015110603 A RU 2015110603A RU 2607993 C2 RU2607993 C2 RU 2607993C2
- Authority
- RU
- Russia
- Prior art keywords
- syndrome
- inversion
- input
- output
- weight
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1105—Decoding
- H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1105—Decoding
- H03M13/1128—Judging correct decoding and iterative stopping criteria other than syndrome check and upper limit for decoding iterations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
- H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/3723—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 using means or methods for the initialisation of the decoder
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/3746—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 with iterative decoding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/45—Soft decoding, i.e. using symbol reliability information
- H03M13/458—Soft decoding, i.e. using symbol reliability information by updating bit probabilities or hard decisions in an iterative fashion for convergence to a final decoding result
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
- H04L1/0047—Decoding adapted to other signal detection operation
- H04L1/005—Iterative decoding, including iteration between signal detection and decoding operation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
- H04L1/0052—Realisations of complexity reduction techniques, e.g. pipelining or use of look-up tables
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
Abstract
Группа изобретений относится к области кодирования и может быть использована в системах приема и обработки сигналов. Техническим результатом является повышение помехоустойчивости передачи информации. Устройство содержит буферную память, блок инверсии, LDPC декодер, блок анализа сходимости синдрома. 2 н. и 2 з.п. ф-лы, 4 ил.
Description
Область техники
Изобретение относится к области цифровых систем приема и обработки сигналов и предназначено для идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов.
Уровень техники
Задача идентификации и компенсации инверсии входного битового потока является актуальной для радиосистем связи и беспроводных систем передачи данных.
Причиной инверсии фазы принимаемого сигнала с фазовой или амплитудно-фазовой модуляцией могут являться, например, скачки фазы системы фазовой синхронизации, использующей схему Костаса, при когерентной демодуляции принимаемого сигнала и небольших отношениях сигнал-шум.
Наиболее эффективным способом борьбы с неконтролируемыми скачками фазы является использование относительных (дифференциальных) методов модуляции, например ΟΦΜ/DPSK.
Однако в некоторых случаях переход от фазовой модуляции к относительной (дифференциальной) фазовой модуляции невозможен.
В частности с такой ситуацией приходится сталкиваться при модернизации существующих систем связи.
Так при переходе к итеративным методам декодирования, например, LDPC кодов инверсия битового потока приводит к появлению большого пакета ошибок в кодовом слове, для исправления которых может не хватить корректирующей способности кода.
При этом все последующие кодовые слова до следующего перескока фазы будут инвертированы и также не могут быть правильно декодированы.
Кроме того, в этом случае декодер будет пытаться выполнить весь объем разрешенных итераций декодирования, что существенно увеличивает вычислительную нагрузку на систему.
В этом случае актуальной является задача идентификации факта инверсии битового потока и разработки методов ее компенсации.
Известны способы и устройства декодирования LDPC кодов, описанные, например, в патентах: US 7281192, US 7475103, US 8255758, US 8381079, US 8489957, US 8601352, US 8689092, US 2009/0070659, US 2009/0249159, US 2014/0089766 и др.
Кроме того, известны технические решения, обеспечивающие идентификацию инверсии входного битового потока: US 7701391, US 8255758, US 2011/0200059, ЕР 1324530, US 7221292, US 6563745, US 7549011 и др.
В патенте США US 7701391 описан способ кодирования и декодирования сигналов GPS с использованием LDPC кодов.
Устройство, реализующее заявленный способ, включает LDPC декодер, обнаружитель инверсии, буфер.
Однако в материалах патента не раскрывается техническая реализация блока обнаружитель инверсии (510).
В патенте США US 8255758 предлагается способ борьбы с инверсией ограниченного числа бит, основанный на инверсии определенного числа бит при отсутствии успешного декодирования за заданной число итераций.
Недостатком данного способа является необходимость выполнения большого числа итераций для обнаружения факта инверсии бит кодового слова.
В US 2011/0200059 описаны способ и устройство, обеспечивающие нахождение инвертированных бит в принятом и предыдущем пакетах данных с использованием индикатора инверсии.
Патент ЕР 1324530 содержит описание системы передачи данных, использующей инверсию бит и включающей блок определения инверсии и блок инверсии данных, а также другие блоки.
Однако для определения факта инверсии используется специализированный блок определения инверсии, что усложняет реализацию системы.
Система обнаружения инверсии бит данных описана в US 7221292 и основана на сравнении числа различающихся бит в двух соседних словах пакета данных.
Однако данное техническое решение основывается на конкретной структуре данных в пакетах и поэтому имеет ограниченное применение.
Наиболее близким к заявленному решению является патент US 2007/0118790, в котором описан способ и устройство для остановки итеративного декодирования в системах мобильной связи.
Способ включает в себя выполнение итеративного декодирования принимаемого сигнала и вычисление условия остановки декодирования.
А соответствующее устройство включает итеративный декодер и блоки, обеспечивающие вычисление условия остановки декодирования.
Однако данные способ и устройство не могут быть использованы в случае декодирования LDPC кодов.
Целью заявляемого решения является устранение недостатков известных технических решений.
СУЩНОСТЬ ИЗОБРЕТЕНИЯ
Целью заявленного технического решения является повышение помехоустойчивости и эффективности использования вычислительных ресурсов систем связи путем идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов.
К области применения предложенных технических решений относятся цифровые системы радиосвязи, использующие сигналы с LDPC кодами.
Технический результат, получаемый от использования данного изобретения, заключается в повышении помехоустойчивости передачи информации, достигаемой за счет того, что уменьшается объем потерянных из-за инверсии данных.
Кроме того, снижается нагрузка на вычислительные средства за счет того, что для обнаружения факта инверсии не требуется выполнения всего допустимого количества итераций.
Заявленная цель достигается посредством анализа сходимости веса синдрома.
В случае когда в процессе декодирования фиксируется возрастание веса синдрома заданное количество раз, принимается решение об обнаружении факта инверсии битового потока.
После чего прекращается декодирование текущего кодового слова, из буферной памяти считывается и инвертируется следующее кодовое слово, которое передается в LDPC декодер для декодирования.
Известный способ включает в себя выполнение итеративного декодирования принимаемого сигнала и вычисление условия остановки декодирования.
Особенностью заявленного способа идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов является то, что
- с выхода демодулятора получают и записывают в буферную память кодовое слово LDPC кода,
- осуществляют декодирование LDPC кодового слова,
- в процессе декодирования для каждой итерации рассчитывают синдром,
- проводят анализ сходимости веса синдрома,
- на основании этого анализа формируют признак инверсии входного битового потока,
- в случае когда признак инверсии входного битового потока не свидетельствует об обнаружении инверсии, продолжают декодирование,
- в случае когда признак инверсии входного битового потока свидетельствует об обнаружении инверсии, осуществляют сброс LDPC декодера и параметров анализа сходимости веса синдрома,
- считывают из буферной памяти следующее кодовое слово,
- осуществляют инверсию этого кодового слова и передают его на вход LDPC декодера для осуществления следующей операции декодирования.
Кроме того, анализ сходимости веса синдрома осуществляют в следующем порядке:
- для каждой итерации декодирования от LDPC декодера получают вектор синдрома,
- вычисляют вес синдрома,
- сравнивают рассчитанный вес синдрома с весом, полученным для предыдущей итерации, и формируют признак увеличения веса синдрома,
- подсчитывают количество увеличений веса синдрома на заданном интервале времени (окне подсчета),
- сравнивают текущее количество увеличений веса синдрома с заданным пороговым уровнем,
- в случае превышения порогового уровня формируют признак инверсии входного битового потока, который используют для управления процессом декодирования.
Заявленный способ идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов технически может быть реализован в виде соответствующего устройства.
Известное устройство включает итеративный декодер и блоки, обеспечивающие вычисление условия остановки декодирования.
Заявленное устройство идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов содержит буферную память 1 и LDPC декодер 3, и в него введены блок инверсии 2 и блок анализа сходимости синдрома 4, причем вход буферной памяти 1 является входом устройства, выход буферной памяти 1 соединен с первым входом блока инверсии 2, выход которого соединен с первым входом LDPC декодера 3, первый выход которого является первым выходом устройства и с него снимаются декодированные информационные слова, второй выход LDPC декодера 3 соединен с первым входом блока анализа сходимости синдрома 4, выход которого является вторым выходом устройства и соединен со вторыми входами блока инверсии 2, LDPC декодера 3 и блока анализа сходимости синдрома 4.
Вариантом реализации заявленного устройства является случай, когда блок анализа сходимости синдрома 4 выполнен в виде последовательно соединенных блока расчета веса синдрома 41, блока сравнения 42, счетчика 43 и блока сравнения с порогом 44, а также блока задания размера окна подсчета 45 и блока формирования порога 46, причем первый вход блока расчета веса синдрома 41 является первым входом блока анализа сходимости синдрома 4, а выход блока сравнения с порогом 44 является выходом блока анализа сходимости синдрома 4, вторые входы блока расчета веса синдрома 41, блока сравнения 42, счетчика 43 и блока сравнения с порогом 44 соединены со вторым входом блока анализа сходимости синдрома 4, выход блока задания размера окна подсчета 45 соединен с третьим входом счетчика 43, а выход блока формирования порога 46 соединен с третьим входом блока сравнения с порогом 33.
ПЕРЕЧЕНЬ ФИГУР
На Фиг. 1 приведена общая структурная схема заявленного устройства.
На Фиг. 2 приведена структурная схема варианта реализации блока анализа сходимости синдрома.
На Фиг. 3 приведен пример изменения веса синдрома при декодировании в зависимости от номера итерации и при наличии инверсии.
На Фиг. 4 приведена зависимость среднего числа итераций, необходимых для принятия решения об инверсии битового потока при использовании заявленного устройства, от N - величины порога.
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Таким образом, сущность заявленного способа идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов заключается в выполнении следующих операций:
- с выхода демодулятора получают и записывают в буферную память кодовое слово LDPC кода,
- осуществляют декодирование LDPC кодового слова,
- в процессе декодирования для каждой итерации рассчитывают синдром,
- проводят анализ сходимости веса синдрома,
- на основании этого анализа формируют признак инверсии входного битового потока,
- в случае когда признак инверсии входного битового потока не свидетельствует об обнаружении инверсии, продолжают декодирование,
- в случае когда признак инверсии входного битового потока свидетельствует об обнаружении инверсии, осуществляют сброс LDPC декодера и параметров анализа сходимости веса синдрома,
- считывают из буферной памяти следующее кодовое слово,
- осуществляют инверсию этого кодового слова и передают его на вход LDPC декодера для осуществления следующей операции декодирования.
При этом анализ сходимости веса синдрома может осуществляться в следующем порядке:
- для каждой итерации декодирования от LDPC декодера получают вектор синдрома,
- вычисляют вес синдрома,
- сравнивают рассчитанный вес синдрома с весом, полученным для предыдущей итерации, и формируют признак увеличения веса синдрома,
- подсчитывают количество увеличений веса синдрома на заданном интервале времени (окне подсчета),
- сравнивают текущее количество увеличений веса синдрома с заданным пороговым уровнем,
- в случае превышения порогового уровня формируют признак инверсии входного битового потока, который используют для управления процессом декодирования.
Техническая реализация предложенного способа в виде устройства может быть осуществлена в соответствии со структурными схемами, представленными на Фиг. 1-2.
С выхода демодулятора для декодирования последовательно поступают LDPC кодовые слова с мягкими или жесткими решениями.
Эти кодовые слова (Фиг. 1) записываются в буферную память 1, из которой через блок инверсии 2 передаются для декодирования в LDPC декодер 3.
Блок инверсии 2 каждый раз после получения по второму входу управляющего сигнала, соответствующего обнаружению факта инверсии фазы во входном потоке, осуществляет изменение знака входных символов кодового слова.
После получения первого или нечетного числа управляющих сигналов знак символов выходного кодового слова меняется на противоположный по сравнению с входным кодовым словом.
После получения второго или четного числа управляющих сигналов знак выходных символов кодового слова по сравнению с входными не меняется.
Кодовое слово с выхода блока инверсии 2 поступает в LDPC декодер 3, где осуществляется его итерационное декодирование.
В процессе итерационного декодирования на каждой итерации декодер осуществляет вычисление текущего синдрома, который через второй выход LDPC декодера 3 подается на вход блока анализа сходимости синдрома 4.
После завершения процесса декодирования декодированное кодовое слово подается на первый выход LDPC декодера 3, который является первым выходом устройства.
В блоке анализа сходимости синдрома 4 (Фиг. 2) на основании полученного вектора синдрома в блоке расчета веса синдрома 41 осуществляется расчет текущего веса синдрома.
В блоке сравнения 42 проводится сравнение текущего значения веса синдрома с аналогичным значением на предыдущей итерации.
В случае когда текущее значение веса синдрома больше, чем на предыдущем шаге, блок сравнения 42 формирует выходной импульс.
Счетчик 43 подсчитывает количество таких импульсов в пределах окна, задаваемого блоком размер окна подсчета 45 и отсчитываемого от первого импульса в пачке, формируемой блоком сравнения 42.
В случае когда текущее время выходит за пределы окна подсчета, показания счетчика обнуляются и подсчет импульсов начинается заново.
Текущее значение счетчика 43 в блоке сравнения с порогом 44 сравнивается с пороговым значением, задаваемым блоком порога 46.
В случае превышения порога блок сравнения с порогом 44 формирует сигнал, соответствующий обнаружению инверсии битового потока.
Этот сигнал поступает на вторые входы блоков инверсии 2, LDPC декодера 3 и блока анализа сходимости синдрома 4, обеспечивая изменение режима работы блока инверсии 2, сброс LDPC декодера 3, сброс состояния блока расчета веса синдрома 41, блока сравнения 42, счетчика 43 и блока сравнения с порогом 44.
После чего система начинает декодирование следующего кодового слова из буферной памяти 1.
Выход блока сравнения с порогом 44 является выходом блока анализа сходимости синдрома 4 и вторым выходом устройства идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов.
Общая структурная схема устройства идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов представлена на Фиг. 1 и содержит буферную память 1, блок инверсии 2, LDPC декодер 3 и блок анализа сходимости синдрома 4, причем вход буферной памяти 1 является входом устройства, выход буферной памяти 1 соединен с первым входом блока инверсии 2, выход которого соединен с первым входом LDPC декодера 3, первый выход которого является первым выходом устройства и с него снимаются декодированные информационные слова, второй выход LDPC декодера 3 соединен с первым входом блока анализа сходимости синдрома 4, выход которого является вторым выходом устройства и соединен со вторыми входами блока инверсии 2, LDPC декодера 3 и блока анализа сходимости синдрома 4.
Блок анализа сходимости синдрома 4 выполнен в виде последовательно соединенных (Фиг. 2) блока расчета веса синдрома 41, блока сравнения 42, счетчика 43 и блока сравнения с порогом 44, а также блока задания размера окна подсчета 45 и блока формирования порога 46, причем первый вход блока расчета веса синдрома 41 является первым входом блока анализа сходимости синдрома 4, а выход блока сравнения с порогом 44 является выходом блока анализа сходимости синдрома 4, вторые входы блока расчета веса синдрома 41, блока сравнения 42, счетчика 43 и блока сравнения с порогом 44 соединены со вторым входом блока анализа сходимости синдрома 4, выход блока задания размера окна подсчета 45 соединен с третьим входом счетчика 43, а выход блока формирования порога 46 соединен с третьим входом блока сравнения с порогом 33.
Работоспособность предложенных технических решений подтверждается результатами моделирования.
На Фиг. 3 приведен пример изменения веса синдрома в зависимости от номера итерации при наличии инверсии.
Максимальное число итераций ограничено значением 100.
Видно, что сходимость синдрома отсутствует, но этот факт будет обнаружен только после 100 итераций.
На Фиг. 4 приведена зависимость среднего числа итераций, необходимых для принятия решения об инверсии битового потока при использовании заявленного устройства, в зависимости от N - величины порога в блоке сравнения с порогом 44, при подсчете числа превышений с бесконечным окном подсчета.
Видно, что решение принимается существенно более оперативно и выигрыш по числу итераций составляет в среднем до 10 раз.
Claims (20)
1. Способ идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов, при котором:
- с выхода демодулятора получают и записывают в буферную память кодовое слово LDPC кода,
- осуществляют декодирование LDPC кодового слова,
отличающийся тем, что
- в процессе декодирования для каждой итерации рассчитывают синдром,
- проводят анализ сходимости веса синдрома,
- на основании этого анализа формируют признак инверсии входного битового потока,
- в случае когда признак инверсии входного битового потока не свидетельствует об обнаружении инверсии, продолжают декодирование,
- в случае когда признак инверсии входного битового потока свидетельствует об обнаружении инверсии, осуществляют сброс LDPC декодера и параметров анализа сходимости веса синдрома,
- считывают из буферной памяти следующее кодовое слово,
- осуществляют инверсию этого кодового слова и передают его на вход LDPC декодера для осуществления следующей операции декодирования.
2. Способ по п. 1, отличающийся тем, что анализ сходимости веса синдрома осуществляют в следующем порядке:
- для каждой итерации декодирования от LDPC декодера получают вектор синдрома,
- вычисляют вес синдрома,
- сравнивают рассчитанный вес синдрома с весом, полученным для предыдущей итерации, и формируют признак увеличения веса синдрома,
- подсчитывают количество увеличений веса синдрома на заданном интервале времени (окне подсчета),
- сравнивают текущее количество увеличений веса синдрома с заданным пороговым уровнем,
- в случае превышения порогового уровня формируют признак инверсии входного битового потока, который используют для управления процессом декодирования.
3. Устройство идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов, содержащее буферную память 1 и LDPC декодер 3, отличающееся тем, что дополнительно введены блок инверсии 2 и блок анализа сходимости синдрома 4, причем вход буферной памяти 1 является входом устройства, выход буферной памяти 1 соединен с первым входом блока инверсии 2, выход которого соединен с первым входом LDPC декодера 3, первый выход которого является первым выходом устройства и с него снимаются декодированные информационные слова, второй выход LDPC декодера 3 соединен с первым входом блока анализа сходимости синдрома 4, выход которого является вторым выходом устройства и соединен со вторыми входами блока инверсии 2, LDPC декодера 3 и блока анализа сходимости синдрома 4.
4. Устройство по п. 3, отличающееся тем, что блок анализа сходимости синдрома 4 выполнен в виде последовательно соединенных блока расчета веса синдрома 41, блока сравнения 42, счетчика 43 и блока сравнения с порогом 44, а также блока задания размера окна подсчета 45 и блока формирования порога 46, причем первый вход блока расчета веса синдрома 41 является первым входом блока анализа сходимости синдрома 4, а выход блока сравнения с порогом 44 является выходом блока анализа сходимости синдрома 4, вторые входы блока расчета веса синдрома 41, блока сравнения 42, счетчика 43 и блока сравнения с порогом 44 соединены со вторым входом блока анализа сходимости синдрома 4, выход блока задания размера окна подсчета 45 соединен с третьим входом счетчика 43, а выход блока формирования порога 46 соединен с третьим входом блока сравнения с порогом 33.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2015110603A RU2607993C2 (ru) | 2015-03-25 | 2015-03-25 | Способ и устройство идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов |
| US14/865,119 US9621189B2 (en) | 2015-03-25 | 2015-09-25 | Method and apparatus for identification and compensation for inversion of input bit stream in Ldpc decoding |
| US15/475,292 US10009040B2 (en) | 2015-03-25 | 2017-03-31 | Method and apparatus for identification and compensation for inversion of input bit stream in LDPC decoding |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2015110603A RU2607993C2 (ru) | 2015-03-25 | 2015-03-25 | Способ и устройство идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2015110603A RU2015110603A (ru) | 2016-10-20 |
| RU2607993C2 true RU2607993C2 (ru) | 2017-01-11 |
Family
ID=56975833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2015110603A RU2607993C2 (ru) | 2015-03-25 | 2015-03-25 | Способ и устройство идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9621189B2 (ru) |
| RU (1) | RU2607993C2 (ru) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10009040B2 (en) | 2015-03-25 | 2018-06-26 | Topcon Positioning Systems, Inc. | Method and apparatus for identification and compensation for inversion of input bit stream in LDPC decoding |
| US10630313B1 (en) * | 2019-03-12 | 2020-04-21 | Microsoft Technology Licensing, Llc | High efficiency data decoder |
| CN115296777B (zh) * | 2022-08-04 | 2024-03-12 | 北京理工大学 | 一种基于ldpc信道编码的码字反馈补偿抗干扰方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060261919A1 (en) * | 2002-06-12 | 2006-11-23 | International Superconductivity Technology Center, The Juridical Foundation | Superconducting magnet made of high-temperature bulk superconductor and process of producing same |
| US20070118790A1 (en) * | 2005-11-07 | 2007-05-24 | Sang-Hyo Kim | Apparatus and method for stopping iterative decoding in a mobile communication system |
| US20090187803A1 (en) * | 2008-01-21 | 2009-07-23 | Anobit Technologies Ltd. | Decoding of error correction code using partial bit inversion |
| RU2370887C1 (ru) * | 2008-05-16 | 2009-10-20 | Федеральное государственное учреждение 16 Центральный научно-исследовательский испытательный институт Министерства обороны Российской Федерации имени маршала войск связи А.И. Белова | Декодер с обнаружением и исправлением ошибок |
| US8935601B1 (en) * | 2008-12-03 | 2015-01-13 | Marvell International Ltd. | Post-processing methodologies in decoding LDPC codes |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8745468B1 (en) * | 2008-01-21 | 2014-06-03 | Marvel International Ltd. | Iterative decoding systems using noise-biasing |
| US8370711B2 (en) * | 2008-06-23 | 2013-02-05 | Ramot At Tel Aviv University Ltd. | Interruption criteria for block decoding |
| US8732564B2 (en) * | 2010-01-27 | 2014-05-20 | Telefonaktiebolaget L M Ericsson (Publ) | Error floor reduction in iteratively decoded FEC codes |
| US8869000B2 (en) * | 2011-01-31 | 2014-10-21 | Marvell World Trade Ltd. | Methods and systems for efficient decoding of concatenated error correction codes |
| US8645810B2 (en) * | 2011-07-31 | 2014-02-04 | Sandisk Technologies Inc. | Fast detection of convergence or divergence in iterative decoding |
| JP2014027432A (ja) * | 2012-07-25 | 2014-02-06 | Toshiba Corp | 復号装置、記憶装置、および復号方法 |
| US9407290B2 (en) * | 2013-03-15 | 2016-08-02 | Sandisk Technologies Llc | Error-correction decoding with conditional limiting of check-node messages |
| TWI512732B (zh) * | 2013-08-30 | 2015-12-11 | Phison Electronics Corp | 解碼方法、記憶體儲存裝置與非揮發性記憶體模組 |
-
2015
- 2015-03-25 RU RU2015110603A patent/RU2607993C2/ru not_active IP Right Cessation
- 2015-09-25 US US14/865,119 patent/US9621189B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060261919A1 (en) * | 2002-06-12 | 2006-11-23 | International Superconductivity Technology Center, The Juridical Foundation | Superconducting magnet made of high-temperature bulk superconductor and process of producing same |
| US20070118790A1 (en) * | 2005-11-07 | 2007-05-24 | Sang-Hyo Kim | Apparatus and method for stopping iterative decoding in a mobile communication system |
| US20090187803A1 (en) * | 2008-01-21 | 2009-07-23 | Anobit Technologies Ltd. | Decoding of error correction code using partial bit inversion |
| RU2370887C1 (ru) * | 2008-05-16 | 2009-10-20 | Федеральное государственное учреждение 16 Центральный научно-исследовательский испытательный институт Министерства обороны Российской Федерации имени маршала войск связи А.И. Белова | Декодер с обнаружением и исправлением ошибок |
| US8935601B1 (en) * | 2008-12-03 | 2015-01-13 | Marvell International Ltd. | Post-processing methodologies in decoding LDPC codes |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2015110603A (ru) | 2016-10-20 |
| US9621189B2 (en) | 2017-04-11 |
| US20160285475A1 (en) | 2016-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2607993C2 (ru) | Способ и устройство идентификации и компенсации инверсии входного битового потока при декодировании LDPC кодов | |
| US20160080101A1 (en) | Method and apparatus for mitigating interference | |
| WO2017188873A1 (en) | Encoding and decoding using a polar code | |
| US10009040B2 (en) | Method and apparatus for identification and compensation for inversion of input bit stream in LDPC decoding | |
| US10651873B2 (en) | Polar code successive cancellation list decoding | |
| CN104753538A (zh) | 曼彻斯特编码信号解码方法和装置 | |
| KR101021526B1 (ko) | 이동통신 시스템의 반복 복호 장치 및 방법 | |
| KR102097365B1 (ko) | 채널 코딩이 적용된 블루투스 신호의 액세스 어드레스 검출 방법 및 그 블루투스 장치 | |
| WO2016095569A1 (zh) | 降低误检率的方法、装置及存储介质 | |
| US9401729B2 (en) | Maintaining running disparity while utilizing different line-codes | |
| US11345379B2 (en) | Train location measurement system, onboard device, ground device, and train location measurement method | |
| CN107210755B (zh) | 一种fec译码的装置及方法 | |
| RU155554U1 (ru) | Устройство оценки вероятности ошибки на бит для сигналов с восьмипозиционной фазовой модуляцией по двухпозиционным сигналам | |
| US20200403644A1 (en) | Information Decoder for Polar Codes | |
| US9270415B2 (en) | Encoding payloads according to data types while maintaining running disparity | |
| JP6392680B2 (ja) | 受信装置、無線通信システム、及び誤り訂正方法 | |
| CN110830051A (zh) | 一种译码方法和装置 | |
| JP6549889B2 (ja) | 復号装置、受信機、無線伝送システムおよび誤り検出方法 | |
| KR940016185A (ko) | 비터비 복호방법 및 복호장치 | |
| JP2001339466A (ja) | 可変レート符号受信装置 | |
| US10374631B2 (en) | Look-ahead LDPC decoder | |
| JP6164965B2 (ja) | 受信装置および受信方法 | |
| JP2006109019A (ja) | 誤り訂正回路及び誤り訂正方法 | |
| US9270411B2 (en) | Indicating end of idle sequence by replacing certain code words with alternative code words | |
| US8643514B1 (en) | Method for decoding data |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20170326 |