RU2580476C1 - Control signal generating apparatus (embodiment 2) - Google Patents

Control signal generating apparatus (embodiment 2) Download PDF

Info

Publication number
RU2580476C1
RU2580476C1 RU2014126273/08A RU2014126273A RU2580476C1 RU 2580476 C1 RU2580476 C1 RU 2580476C1 RU 2014126273/08 A RU2014126273/08 A RU 2014126273/08A RU 2014126273 A RU2014126273 A RU 2014126273A RU 2580476 C1 RU2580476 C1 RU 2580476C1
Authority
RU
Russia
Prior art keywords
output
bus
input
channel
channels
Prior art date
Application number
RU2014126273/08A
Other languages
Russian (ru)
Inventor
Геннадий Яковлевич Леденев
Original Assignee
Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" filed Critical Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева"
Priority to RU2014126273/08A priority Critical patent/RU2580476C1/en
Application granted granted Critical
Publication of RU2580476C1 publication Critical patent/RU2580476C1/en

Links

Images

Landscapes

  • Hardware Redundancy (AREA)

Abstract

FIELD: electronic equipment.
SUBSTANCE: proposed group of inventions relates to the field of electronic equipment and can be used in control systems requiring high reliability performance of a given mode, for example, in the control systems of spacecraft, aircraft equipment and other systems. A device forming the control signals, which comprises three channels, each of which includes a generator control signal, first and second digital comparators, adder shaper predetermined number generator predetermined error and the decoder executed in the form of input and output registers and a programmable memory.
EFFECT: technical result - increasing the reliability of the device forming the control signals.
4 cl, 6 dwg

Description

Изобретение относится к области электронной техники и может быть использовано в системах управления, где требуется высокая надежность выполнения заданного режима (например, в системах управления космическими аппаратами, в авиационной технике и в других системах).The invention relates to the field of electronic technology and can be used in control systems where high reliability of a given mode is required (for example, in spacecraft control systems, in aircraft, and in other systems).

Известно устройство формирования сигналов управления [1], содержащее в каждом канале формирователь управляющих сигналов, элементы, исключающие ИЛИ, многовходовые элементы ИЛИ.A device for generating control signals [1] is known, comprising in each channel a driver of control signals, elements excluding OR, multi-input elements OR.

Недостаток этого устройства состоит в его сложности и низкой надежности.The disadvantage of this device is its complexity and low reliability.

Наиболее близким техническим решением к предлагаемому устройству является устройство формирования сигналов управления [2], содержащее три канала, каждый из которых включает в себя формирователь управляющих сигналов, вход которого соединен с входной шиной.The closest technical solution to the proposed device is a device for generating control signals [2], which contains three channels, each of which includes a driver of control signals, the input of which is connected to the input bus.

Недостатком этого устройства является низкая надежность, так как каждый канал содержит фактически два самых сложных блока - два формирователя управляющих сигналов (основной формирователь и модель-подобие формирователя), что значительно снижает надежность канала.The disadvantage of this device is the low reliability, since each channel contains actually two of the most complex blocks - two shapers of control signals (the main shaper and a model-like shaper), which significantly reduces the reliability of the channel.

Задача изобретения - повышение надежности.The objective of the invention is to increase reliability.

Решение этой задачи в первом варианте достигается тем, что в устройство формирования сигналов управления, содержащее три канала, каждый из которых включает в себя формирователь управляющих сигналов, вход которого соединен с входной шиной, дополнительно введены дешифратор, формирователь заданного числа и формирователь заданного рассогласования, а в каждый канал дополнительно введены сумматор, элемент выделения модуля, первый и второй цифровые компараторы, при этом выходная шина сумматора соединена с входной шиной элемента выделения модуля, выходная шина которого соединена с шиной А второго цифрового компаратора, выход которого А>В соединен с первым выходом канала, выходная шина контроля формирователя управляющих сигналов соединена с шиной А первого цифрового компаратора, инверсный выход которого А=В соединен со вторым выходом канала, выходная шина управления формирователя управляющих сигналов соединена с входной шиной «слагаемого» сумматора и выходной шиной канала, выход формирователя заданного рассогласования соединен с шиной В второго цифрового компаратора всех каналов, выход формирователя заданного числа соединен с шиной В первого цифрового компаратора всех каналов, первый и второй выходы каждого канала соединены с соответствующими входами дешифратора, первый, второй и третий выходы неисправности которого соединены соответственно с первым, вторым и третьим выходами устройства, выходные шины первого, второго и третьего каналов соединены соответственно с входной шиной «вычитаемого» сумматора третьего, первого и второго каналов.The solution to this problem in the first embodiment is achieved by the fact that in the device for generating control signals containing three channels, each of which includes a driver of control signals, the input of which is connected to the input bus, a decoder, a driver of a given number and a driver of a given mismatch are additionally introduced, and an adder, a module selection element, first and second digital comparators are additionally introduced into each channel, while the output bus of the adder is connected to the input bus of the selection element a muzzle, the output bus of which is connected to the bus A of the second digital comparator, whose output A> B is connected to the first output of the channel, the control bus of the control signal generator is connected to the bus A of the first digital comparator, whose inverse output A = B is connected to the second output of the channel, the output control bus of the driver of the control signals is connected to the input bus of the “term” of the adder and the output bus of the channel, the output of the driver of a given mismatch is connected to the bus B of the second digital comparator x channels, the output of the driver of a given number is connected to the bus B of the first digital comparator of all channels, the first and second outputs of each channel are connected to the corresponding inputs of the decoder, the first, second and third fault outputs of which are connected respectively to the first, second and third outputs of the device, output buses the first, second and third channels are connected respectively to the input bus of the “deductible" adder of the third, first and second channels.

Дешифратор содержит входной регистр, программируемое запоминающее устройство и выходной регистр, при этом вход каждого разряда входного регистра соединен с соответствующим входом дешифратора, выход входного регистра соединен с шиной адреса программируемого запоминающего устройства, шина данных которого соединена с входной шиной выходного регистра, выход каждого из разрядов которого соединен с соответствующими выходами дешифратора.The decoder contains an input register, programmable memory and an output register, while the input of each bit of the input register is connected to the corresponding input of the decoder, the output of the input register is connected to the address bus of the programmable memory device, the data bus of which is connected to the input bus of the output register, the output of each of the bits which is connected to the corresponding outputs of the decoder.

Решение этой задачи во втором варианте достигается тем, что в устройство формирования сигналов управления, содержащее три канала, каждый из которых включает в себя формирователь управляющих сигналов, вход которого соединен с входной шиной, дополнительно введены m (m=1, 2, …) резервных формирователей управляющих сигналов, дешифратор, формирователь заданного числа, формирователь заданного рассогласования, счетчик импульсов, элемент ИЛИ, а в каждый канал дополнительно введены первый и второй мультиплексоры, регистр, коммутатор, элемент задержки, сумматор, элемент выделения модуля, первый и второй цифровые компараторы, при этом выходная шина сумматора соединена с входной шиной элемента выделения модуля, выходная шина которого соединена с шиной А второго цифрового компаратора, выход которого А>В соединен с первым выходом канала, выходная шина контроля формирователя управляющих сигналов соединена с основной входной шиной второго мультиплексора, выход которого соединен с шиной А первого цифрового компаратора, инверсный выход которого А=В соединен со вторым выходом канала, выходная шина управления формирователя управляющих сигналов соединена с основной входной шиной первого мультиплексора, выход которого соединен с входной шиной «слагаемого» сумматора и выходной шиной канала, выход элемента задержки соединен с входом управления коммутатора, выход которого соединен с входом регистра, выходная шина которого соединена с шиной управления первого и второго мультиплексоров, первый и второй выходы каждого канала соединены с соответствующими входами дешифратора, первый выход неисправности которого соединен с входом элемента задержки первого канала, первым входом элемента ИЛИ и первым выходом устройства, второй выход неисправности дешифратора соединен с входом элемента задержки второго канала, вторым входом элемента ИЛИ и вторым выходом устройства, третий выход неисправности дешифратора соединен с входом элемента задержки третьего канала, третьим выходом устройства и третьим входом элемента ИЛИ, выход которого соединен с входом С счетчика импульсов, выходная шина кодового состояния которого соединена с входной шиной коммутатора всех каналов и шиной неисправности устройства, выход формирователя заданного числа соединен с шиной В первого цифрового компаратора всех каналов, выход формирователя заданного рассогласования соединен с шиной В второго цифрового компаратора всех каналов, входы всех резервных формирователей управляющих сигналов соединены с входной шиной, выходные шины управления и выходные шины контроля всех резервных формирователей управляющих сигналов соединены с соответствующими резервными входами соответственно первого и второго мультиплексоров всех каналов, выходные шины первого, второго и третьего каналов соединены соответственно с входной шиной «вычитаемого» сумматора третьего, первого и второго каналов.The solution to this problem in the second embodiment is achieved by the fact that in the device for generating control signals containing three channels, each of which includes a driver of control signals, the input of which is connected to the input bus, m (m = 1, 2, ...) backup shapers of control signals, a decoder, a shaper of a given number, a shaper of a given mismatch, a pulse counter, an OR element, and the first and second multiplexers, a register, a switch, a delay element, are additionally introduced into each channel LCD, adder, module selection element, first and second digital comparators, while the output bus of the adder is connected to the input bus of the module selection element, the output bus of which is connected to the bus A of the second digital comparator, the output of which A> B is connected to the first channel output, the output the control signal generator control bus is connected to the main input bus of the second multiplexer, the output of which is connected to the bus A of the first digital comparator, whose inverse output A = B is connected to the second channel output, the output the bottom control bus of the driver of the control signals is connected to the main input bus of the first multiplexer, the output of which is connected to the input bus of the adder and the output bus of the channel, the output of the delay element is connected to the control input of the switch, the output of which is connected to the input of the register, the output bus of which is connected to control bus of the first and second multiplexers, the first and second outputs of each channel are connected to the corresponding inputs of the decoder, the first fault output of which is connected to ode of the delay element of the first channel, the first input of the OR element and the first output of the device, the second decoder fault output is connected to the input of the second channel delay element, the second input of the OR element and the second device output, the third decoder fault output is connected to the input of the third channel delay element, the third output device and the third input of the OR element, the output of which is connected to the input C of the pulse counter, the output bus of the code state of which is connected to the input bus of the switch of all channels and the device malfunction bus, the output of the driver of the given number is connected to the bus B of the first digital comparator of all channels, the output of the driver of the given mismatch is connected to the bus B of the second digital comparator of all channels, the inputs of all the backup drivers of the control signals are connected to the input bus, output control buses and output buses control of all backup drivers of control signals are connected to the corresponding backup inputs of the first and second multiplexers of all channels, respectively fishing, the output bus of the first, second and third channels connected respectively to the input bus "subtracted" from the third adder, the first and second channels.

Дешифратор содержит входной регистр, программируемое запоминающее устройство и выходной регистр, при этом вход каждого разряда входного регистра соединен с соответствующим входом дешифратора, выход входного регистра соединен с шиной адреса программируемого запоминающего устройства, шина данных которого соединена с входной шиной выходного регистра, выход каждого из разрядов которого соединен с соответствующими выходами дешифратора.The decoder contains an input register, programmable memory and an output register, while the input of each bit of the input register is connected to the corresponding input of the decoder, the output of the input register is connected to the address bus of the programmable memory device, the data bus of which is connected to the input bus of the output register, the output of each of the bits which is connected to the corresponding outputs of the decoder.

На фиг. 1 приведена блок-схема устройства формирования сигналов управления первого варианта, на фиг. 2 приведена блок-схема дешифратора первого варианта, на фиг. 3 приведена блок-схема устройства формирования сигналов управления второго варианта, на фиг. 2 приведена блок-схема дешифратора второго варианта.In FIG. 1 is a block diagram of a control signal generating apparatus of the first embodiment; FIG. 2 shows a block diagram of a decoder of the first embodiment; FIG. 3 is a block diagram of a control signal generating apparatus of the second embodiment; FIG. 2 shows a block diagram of a decoder of the second embodiment.

На фиг. 1: 1 - входная шина, 2 - формирователь управляющих сигналов, 3 - первый цифровой компаратор, 4 - сумматор, 5 - элемент выделения модуля, 6 - второй цифровой компаратор, 7 и 8 - соответственно первый и второй выходы канала, 9 - формирователь заданного рассогласования, 10 - формирователь заданного числа, 11 - дешифратор, 12, 13 и 14 - соответственно первый, второй и третий выходы устройства, 15, 16, 17, 18, 19 и 20 - соответственно первый, второй, третий, четвертый, пятый и шестой входы дешифратора, 21, 22 и 23 - соответственно выходная шина первого, второго и третьего каналов, 24, 25 и 26 - соответственно первый, второй и третий каналы.In FIG. 1: 1 - input bus, 2 - driver of control signals, 3 - first digital comparator, 4 - adder, 5 - module selection element, 6 - second digital comparator, 7 and 8, respectively, the first and second channel outputs, 9 - preset driver mismatch, 10 - shaper of a given number, 11 - decoder, 12, 13 and 14, respectively, the first, second and third outputs of the device, 15, 16, 17, 18, 19 and 20, respectively, the first, second, third, fourth, fifth and the sixth inputs of the decoder, 21, 22 and 23, respectively, the output bus of the first, second and third channels, 24, 2 5 and 26 - respectively, the first, second and third channels.

На фиг. 2: 12, 13 и 14 - упомянутые выходы устройства, 15, 16, 17, 18, 19 и 20 - упомянутые входы дешифратора, 27 - входной регистр, 28 - программируемое запоминающее устройство, 29 - выходной регистр.In FIG. 2: 12, 13 and 14 - the mentioned outputs of the device, 15, 16, 17, 18, 19 and 20 - the mentioned inputs of the decoder, 27 - input register, 28 - programmable storage device, 29 - output register.

На фиг. 1: входная шина 1 соединена с входами формирователя управляющих сигналов 2 всех каналов. В каждом канале выходная шина управления формирователя управляющих сигналов 2 соединена с входной шиной «слагаемого» сумматора 4 и выходной шиной канала, выходная шина контроля формирователя управляющих сигналов 2 соединена с шиной А первого цифрового компаратора 3, инверсный выход которого А=В соединен со вторым выходом канала 8. Выходная шина сумматора 4 соединена с входной шиной элемента выделения модуля 5, выходная шина которого соединена с шиной А второго цифрового компаратора 6, выход которого А>В соединен с первым выходом канала 7. Выход формирователя заданного числа 10 соединен с шиной В первого цифрового компаратора 3 всех каналов. Первый 7 и второй 8 выходы каждого канала соединены с соответствующими входами 15, 16, 17, 18, 19 и 20 дешифратора 11, первый, второй и третий выходы неисправности которого соединены соответственно с первым 12, вторым 13 и третьим 14 выходами устройства. Выходные шины 21, 22 и 23 первого 24, второго 25 и третьего 26 каналов соединены соответственно с входной шиной «вычитаемого» сумматора 4 третьего 26, первого 24 и второго 25 каналов.In FIG. 1: input bus 1 is connected to the inputs of the driver of control signals 2 of all channels. In each channel, the output control bus of the driver of control signals 2 is connected to the input bus of the “term” adder 4 and the output bus of the channel, the output bus of control of the driver of control signals 2 is connected to the bus A of the first digital comparator 3, whose inverse output A = B is connected to the second output channel 8. The output bus of the adder 4 is connected to the input bus of the selection element of module 5, the output bus of which is connected to the bus A of the second digital comparator 6, the output of which A> B is connected to the first output of the channel 7. You od predetermined number generator 10 is connected to the bus in the first digital comparator 3 all channels. The first 7 and second 8 outputs of each channel are connected to the corresponding inputs 15, 16, 17, 18, 19 and 20 of the decoder 11, the first, second and third fault outputs of which are connected respectively to the first 12, second 13 and third 14 outputs of the device. The output buses 21, 22 and 23 of the first 24, second 25 and third 26 channels are connected respectively to the input bus of the “subtractable” adder 4 of the third 26, the first 24 and second 25 channels.

На фиг. 2: входы каждого разряда входного регистра 27 соединены с соответствующими входами 15, 16, 17, 18, 19 и 20 дешифратора, выход входного регистра 27 соединен с шиной адреса программируемого запоминающего устройства 28, шина данных которого соединена с входной шиной выходного регистра 29, выход каждого из разрядов которого соединен с соответствующими выходами 12, и 13, 14 дешифратора.In FIG. 2: the inputs of each bit of the input register 27 are connected to the corresponding inputs of the decoder 15, 16, 17, 18, 19 and 20, the output of the input register 27 is connected to the address bus of the programmable memory 28, the data bus of which is connected to the input bus of the output register 29, the output each of the bits of which is connected to the corresponding outputs 12, and 13, 14 of the decoder.

На фиг. 3: 1 - входная шина, 2 - формирователь управляющих сигналов, 3 - первый цифровой компаратор, 4 - сумматор, 5 - элемент выделения модуля, 6 - второй цифровой компаратор, 7 и 8 - соответственно первый и второй выходы канала, 9 - формирователь заданного рассогласования, 10 - формирователь заданного числа, 11 - дешифратор, 12, 13 и 14 - соответственно первый, второй и третий выходы устройства, 15, 16, 17, 18, 19 и 20 - соответственно первый, второй, третий, четвертый, пятый и шестой входы дешифратора, 21, 22 и 23 - соответственно выходная шина первого, второго и третьего каналов, 24, 25 и 26 - соответственно первый, второй и третий каналы 30 - элемент задержки, 31 - первый мультиплексор, 32 - второй мультиплексор, 33 - регистр, 34 - коммутатор, 35 - первый резервный формирователь управляющих сигналов, 36 - m-й резервный формирователь управляющих сигналов, 37 - счетчик импульсов, 38 - элемент ИЛИ, 39 - шина неисправности устройства.In FIG. 3: 1 - input bus, 2 - driver of control signals, 3 - first digital comparator, 4 - adder, 5 - module selection element, 6 - second digital comparator, 7 and 8 - first and second channel outputs, 9 - preset driver mismatch, 10 - shaper of a given number, 11 - decoder, 12, 13 and 14, respectively, the first, second and third outputs of the device, 15, 16, 17, 18, 19 and 20, respectively, the first, second, third, fourth, fifth and the sixth inputs of the decoder, 21, 22 and 23, respectively, the output bus of the first, second and third channels, 24, 2 5 and 26, respectively, the first, second, and third channels 30 — delay element, 31 — first multiplexer, 32 — second multiplexer, 33 — register, 34 — switch, 35 — first backup control signal shaper, 36th — mth backup control shaper signals, 37 - pulse counter, 38 - OR element, 39 - device malfunction bus.

На фиг. 4: 15, 16, 17, 18, 19 и 20 - упомянутые входы дешифратора, 12, 13 и 14 - упомянутые выходы устройства, 27 - входной регистр, 28 - программируемое запоминающее устройство, 29 - выходной регистр.In FIG. 4: 15, 16, 17, 18, 19 and 20 - the mentioned inputs of the decoder, 12, 13 and 14 - the mentioned outputs of the device, 27 - input register, 28 - programmable memory device, 29 - output register.

На фиг. 3: входная шина 1 соединена с входами формирователя управляющих сигналов 2 всех каналов и входами всех резервных формирователей управляющих сигналов 35 и 36. В каждом канале выходная шина управления формирователя управляющих сигналов 2 соединена с основной входной шиной первого мультиплексора 31, выходная шина контроля формирователя управляющих сигналов 2 соединена с основной входной шиной второго мультиплексора 32. Выход первого мультиплексора 31 соединен с входной шиной «слагаемого» сумматора 4 и выходной шиной канала, выходная шина контроля формирователя управляющих сигналов 2 соединена с шиной А первого цифрового компаратора 3, инверсный выход которого А=В соединен со вторым выходом канала 8. Выходная шина сумматора 4 соединена с входной шиной элемента выделения модуля 5, выходная шина которого соединена с шиной А второго цифрового компаратора 6, выход которого А>В соединен с первым выходом канала 7. Выход элемента задержки 30 соединен с входом управления коммутатора 34, выход которого соединен с входом регистра 33, выходная шина которого соединена с шиной управления первого 31 и второго 32 мультиплексоров. Выходные шины управления и выходные шины контроля всех резервных формирователей управляющих сигналов 35 и 36 соединены с соответствующими резервными входами соответственно первого 31 и второго 32 мультиплексоров всех каналов. Выход формирователя заданного числа 10 соединен с шиной В первого цифрового компаратора 3 всех каналов. Первый 7 и второй 8 выходы каждого канала соединены с соответствующими входами 15, 16, 17, 18, 19 и 20 дешифратора 11, первый выход неисправности дешифратора 11 соединен с входом элемента задержки 30 первого канала 24, первым выходом устройства 12 и первым входом элемента ИЛИ 38, второй выход неисправности дешифратора 11 соединен с входом элемента задержки 30 второго канала 25, вторым выходом устройства 13 и вторым входом элемента ИЛИ 38, третий выход неисправности дешифратора 11 соединен с входом элемента задержки 30 третьего канала 26, третьим выходом устройства 14 и третьим входом элемента ИЛИ 38, выход которого соединен с входом С счетчика импульсов 37, шина кодового состояния которого соединена с входной шиной коммутатора 34 всех каналов и шиной неисправности устройства 39. Выходные шины 21, 22 и 23 первого 24, второго 25 и третьего 26 каналов соединены соответственно с входной шиной «вычитаемого» сумматора 4 третьего 26, первого 24 и второго 25 каналов.In FIG. 3: input bus 1 is connected to the inputs of the driver of control signals 2 of all channels and the inputs of all backup drivers of control signals 35 and 36. In each channel, the output bus of control of the driver of control signals 2 is connected to the main input bus of the first multiplexer 31, the output bus of control of the driver of control signals 2 is connected to the main input bus of the second multiplexer 32. The output of the first multiplexer 31 is connected to the input bus of the “term” adder 4 and the output channel of the channel, the output control bus For the control signal generator 2, it is connected to bus A of the first digital comparator 3, whose inverse output A = B is connected to the second output of channel 8. The output bus of the adder 4 is connected to the input bus of the selection element of module 5, the output bus of which is connected to bus A of the second digital comparator 6, the output of which A> B is connected to the first output of channel 7. The output of the delay element 30 is connected to the control input of the switch 34, the output of which is connected to the input of the register 33, the output bus of which is connected to the control bus of the first 31 a second multiplexer 32. The control output buses and the control output buses of all backup control signal conditioners 35 and 36 are connected to the corresponding backup inputs of the first 31 and second 32 multiplexers of all channels, respectively. The output of the shaper of a given number 10 is connected to the bus In the first digital comparator 3 of all channels. The first 7 and second 8 outputs of each channel are connected to the corresponding inputs 15, 16, 17, 18, 19 and 20 of the decoder 11, the first fault output of the decoder 11 is connected to the input of the delay element 30 of the first channel 24, the first output of the device 12 and the first input of the OR element 38, the second fault output of the decoder 11 is connected to the input of the delay element 30 of the second channel 25, the second output of the device 13 and the second input of the OR element 38, the third fault output of the decoder 11 is connected to the input of the delay element 30 of the third channel 26, the third output of the device and 14 and the third input of the OR element 38, the output of which is connected to the input C of the pulse counter 37, the code state bus of which is connected to the input bus of the switch 34 of all channels and the fault bus of the device 39. The output buses 21, 22 and 23 of the first 24, the second 25 and the third 26 channels are connected respectively to the input bus of the “deductible” adder 4 of the third 26, the first 24 and the second 25 channels.

На фиг. 4: входы каждого разряда входного регистра 27 соединены с соответствующими входами 15, 16, 17, 18, 19 и 20 дешифратора, выход входного регистра 27 соединен с шиной адреса программируемого запоминающего устройства 28, шина данных которого соединена с входной шиной выходного регистра 29, выход каждого из разрядов которого соединен с соответствующими выходами 12, 13 и 14 дешифратора.In FIG. 4: the inputs of each bit of the input register 27 are connected to the corresponding inputs of the decoder 15, 16, 17, 18, 19 and 20, the output of the input register 27 is connected to the address bus of the programmable storage device 28, the data bus of which is connected to the input bus of the output register 29, the output each of whose bits is connected to the corresponding outputs 12, 13 and 14 of the decoder.

Устройство формирования сигналов управления первого варианта (фиг. 1) работает следующим образом. Основным элементом устройства является формирователь управляющих сигналов 2, который выполняет многочисленные функции в системе управления. Так в системе управления движением космического аппарата этот блок производит обработку сигналов датчиков ориентации и перемещения, осуществляет вычисление параметров ориентации и параметров движения, формирует сигналы управления исполнительными двигателями. Этот блок в устройстве формирования управляющих сигналов является самым сложным, вследствие чего и «самым ненадежным». Безусловное выполнение задачи требует резервирования устройства формирования сигналов управления, а регистрация отказа одного из каналов позволяет значительно повысить надежность устройства.The device for generating control signals of the first embodiment (Fig. 1) works as follows. The main element of the device is a driver of control signals 2, which performs numerous functions in the control system. So in the spacecraft’s motion control system, this unit processes the signals of orientation and displacement sensors, calculates orientation parameters and motion parameters, and generates control signals for executive engines. This block in the device for generating control signals is the most complex, and therefore "the most unreliable." Unconditional execution of the task requires redundancy of the device for generating control signals, and failure registration of one of the channels can significantly increase the reliability of the device.

Все каналы управления функционируют по одному и тому же алгоритму и поэтому их выходная информация не должна существенно различаться. Будем считать, что формирователь управляющих сигналов 2 имеет на своем выходе управления некоторый код, соответствующий вычисленному текущему значению сигнала управления U (некоторое число). Одновременно формирователь управляющих сигналов 2 на шине контроля формирует некоторый контрольный сигнал K в виде заданного числа путем постоянного периодического вычисления заданной функции с заранее известным результатом.All control channels operate according to the same algorithm and therefore their output information should not differ significantly. We assume that the driver of control signals 2 has at its output a control some code corresponding to the calculated current value of the control signal U (some number). At the same time, the driver of the control signals 2 on the control bus generates some control signal K in the form of a given number by constantly periodically calculating the specified function with a predetermined result.

Будем предполагать, что сигнал управления U и контрольный сигнал K появляются на выходных шинах формирователя управляющих сигналов 2 периодически с некоторым периодом Т0. Сигнал U1 (для первого канала 24) поступает на входную шину «слагаемого» сумматора 4 и входную шину «вычитаемого» сумматора 4 третьего канала 26. На входную шину «вычитаемого» сумматора 4 первого канала 24 поступает сигнал U2 с выходной шины управления формирователя управляющих сигналов 2 второго канала 25. Сумматор 4 производит операцию сложенияWe assume that the control signal U and the control signal K appear on the output buses of the driver of the control signals 2 periodically with a certain period T 0 . U 1 Signal (for the first passage 24) is applied to input bus "term" of the adder 4 and the input line "subtracted" from the adder 4 of the third channel 26. At the input bus "subtracted" from the adder 4 of the first channel 24 U 2 is supplied with the output signal generator control bus control signals 2 of the second channel 25. The adder 4 performs the addition operation

Figure 00000001
Figure 00000001

и его выходной сигнал S1 поступает вход элемента выделения модуля 5, выходной сигнал которого |S1| определяется в видеand its output signal S 1 the input of the selection element of module 5, the output signal of which | S 1 | defined as

Figure 00000002
Figure 00000002

Выходной сигнал |S1| элемента выделения модуля 5 поступает на шину А второго цифрового компаратора 6, на шину В которого подается сигнал Δ с выхода формирователя заданного рассогласования 9. Сигнал Δ определяет допустимое рассогласование сигналов управления U1 (первый канал) и U2 (второй канал). Выходной сигнал А>В второго цифрового компаратора 6 подается на соответствующий вход 15 дешифратора 11. ЕслиOutput signal | S 1 | the selection element of module 5 is fed to bus A of the second digital comparator 6, to bus B of which the signal Δ is supplied from the output of the driver of the given mismatch 9. The signal Δ determines the permissible mismatch of the control signals U 1 (first channel) and U 2 (second channel). The output signal A> B of the second digital comparator 6 is fed to the corresponding input 15 of the decoder 11. If

Figure 00000003
Figure 00000003

где C12 выходной сигнал второго цифрового компаратора 6.where C 12 is the output of the second digital comparator 6.

ЕслиIf

Figure 00000004
Figure 00000004

Равенство «единице» сигнала С12 свидетельствует об отказе в первом или (и) во втором каналах. Индекс «12» сигнала С12 характеризует сравнение сигналов управления первого и второго каналов.Equality to the "unit" of signal C 12 indicates a failure in the first or (and) in the second channel. Index "12" of signal C 12 characterizes the comparison of control signals of the first and second channels.

Контрольный сигнал Κ1 (первый канал) с выходной шины контроля формирователя управляющих сигналов 2 поступает на шину А первого цифрового компаратора 3. Сигнал Κ1 представляет собой результат проведения известных вычислительных операций, характеризующих исправность основных блоков формирователя управляющих сигналов 2. На шину В первого цифрового компаратора 3 поступает сигнал K0 с выхода формирователя заданного числа 10. Сигнал K0 представляет собой известный результат проведения вычислительных операций формирователем управляющих сигналов 2. Равенство сигналов Κ1 и K0 характеризует исправную работу вычислительной части формирователем управляющих сигналов 2. ЕслиThe control signal Κ 1 (first channel) from the control bus of the control signal generator 2 is fed to bus A of the first digital comparator 3. The signal Κ 1 is the result of known computational operations characterizing the health of the main blocks of the control signal generator 2. To bus B of the first digital comparator 3 receives a signal K 0 output from generator 10. The signal given number K 0 is a known result of the computing operations control signal generator 2. Equality of catching signals Κ 1 and K 0 characterizes the proper operation of the computer shaper control signals 2. If

Figure 00000005
Figure 00000005

на инверсном выходе А=В первого цифрового компаратора 3 формируется сигнал C10=0. Этот сигнал поступает на второй вход 16 дешифратора 11. Еслиat the inverse output A = B of the first digital comparator 3, a signal C 10 = 0 is generated. This signal is fed to the second input 16 of the decoder 11. If

Figure 00000006
Figure 00000006

то на инверсном выходе А=В первого цифрового компаратора 3 формируется сигнал C10=1. Все сказанное в равной степени относится и к остальным каналам.then at the inverse output A = B of the first digital comparator 3, a signal C 10 = 1 is formed. All of the above applies equally to the other channels.

Сформулируем основные соображения по возможным отказам формирователя управляющих сигналов 2. При отказе в вычислительном блоке формирователя управляющих сигналов 2, который производит вычисление всех параметров сигнала управления U, например, в первом канале 24, вычисленное им значение сигнала U1, будет существенно отличаться от вычисленных значений U2 и U3 исправно работающих второго 25 и третьего 26 каналов. В этом случаеState the main considerations for possible failures generator control signal 2. In case of failure in the computing unit control signal generator 2, which computes all the control parameters of the signal U, for example, in the first channel 24, they calculated signal value U 1 will be significantly different from calculated values U 2 and U 3 of properly working second 25 and third 26 channels. In this case

Figure 00000007
Figure 00000007

При отказе, например, в канале приема информации второго канала 25 вычисленное блоком формирователя управляющих сигналов 2 значение сигнала U2, будет существенно отличаться от вычисленных значений U1 и U3 исправно работающих первого 24 и третьего 26 каналов. Вместе с тем, вычисленные значения контрольных сигналов Κ1, K2 и K3 будут соответствовать сигналу K0. В этом случае будут выполняться следующие соотношенияUpon cancellation, for example, the channel information receiving channel 25 of the second calculated control signal generator unit 2 U 2 value signal will differ significantly from the calculated values of U 1 and U 3 properly operating the first 24 and third 26 channels. However, the calculated values of the control signals Κ 1 , K 2 and K 3 will correspond to the signal K 0 . In this case, the following relations will be satisfied

Figure 00000008
Figure 00000008

При отказе формирователей управляющих сигналов 2 в двух каналах, например, в первом 24 и во втором 25 сигналы С12, С23, С13 будут равны «единице» (сигналы управления U1, U2, U3 будут существенно отличаться друг от друга). Лишь сигнал С30=0 на выходе третьего исправно работающего канала. Иначе, в рассматриваемом случаеIn case of failure of the shapers of control signals 2 in two channels, for example, in the first 24 and second 25, signals C 12 , C 23 , C 13 will be equal to “one” (control signals U 1 , U 2 , U 3 will differ significantly from each other ) Only the signal C 30 = 0 at the output of the third properly working channel. Otherwise, in the case under consideration

Figure 00000009
Figure 00000009

При отказе формирователей управляющих сигналов 2 в трех каналах сигналы C12, С23, С13 будут равны «единице» (сигналы управления U1, U2, U3 будут существенно отличаться друг от друга). Сигналы С10, С20, C30 также будут равны «единице». Иначе, в рассматриваемом случаеIn case of failure of the shapers of control signals 2 in three channels, the signals C 12 , C 23 , C 13 will be equal to "one" (control signals U 1 , U 2 , U 3 will differ significantly from each other). Signals C 10 , C 20 , C 30 will also be equal to "unity". Otherwise, in the case under consideration

Figure 00000010
Figure 00000010

Сигналы C12, С23, C13, С10, С20, С30 поступают на вход дешифратора 11, функциональная схема которого приведена на фиг. 2. Дешифратор 11 представляет собой схему, содержащую входной регистр 27, программируемое запоминающее устройство 28 и выходной регистр 29. Упомянутые входные сигналы управляют соответствующими разрядами входного регистра 27, выходная шина которого является шиной адреса программируемого запоминающего устройства 28. Сигналы с шины данных программируемого запоминающего устройства 28 поступают на вход выходного регистра 29 и устанавливают его разряды в соответствующее состояние. Шина данных программируемого запоминающего устройства 28 содержит три разряда, состояние каждого из которых определяет неисправность соответствующего канала. Сигнал N1 на выходе устройства 12 определяет неисправность первого канала сигнал N2 на выходе устройства 13 определяет неисправность второго канала сигнал N3 на выходе устройства 14 определяет неисправность третьего канала Сигнал Ni (i=1, 2, 3) равен «нулю» при исправной работе канала, сигнал Ni равен «единице» при неисправной работе канала. Преобразование входных сигналов C12, С23, C13, С10, С20, С30 программируемым запоминающим устройством 28 в сигналы неисправности Ν1, Ν2, N3 определяется таблицей 1 (Фиг. 5).The signals C 12 , C 23 , C 13 , C 10 , C 20 , C 30 are input to the decoder 11, the functional diagram of which is shown in FIG. 2. The decoder 11 is a circuit comprising an input register 27, a programmable memory 28 and an output register 29. The mentioned input signals control the corresponding bits of the input register 27, the output bus of which is the address bus of the programmable memory 28. The signals from the data bus of the programmable memory 28 arrive at the input of the output register 29 and set its bits in the corresponding state. The data bus of the programmable storage device 28 contains three bits, the state of each of which determines the malfunction of the corresponding channel. The signal N 1 at the output of the device 12 determines the malfunction of the first channel, the signal N 2 at the output of the device 13 determines the malfunction of the second channel, the signal N 3 at the output of the device 14 determines the malfunction of the third channel The signal N i (i = 1, 2, 3) is “zero” at good operation of the channel, the signal N i is equal to "one" when the channel is malfunctioning. The conversion of the input signals C 12 , C 23 , C 13 , C 10 , C 20 , C 30 with programmable memory 28 into fault signals Ν 1 , Ν 2 , N 3 is determined by table 1 (Fig. 5).

В этой таблице сигналы X1, X2, X3 могут принимать значения «0» или «1». Равенство «нулю» сигналов С12, С23, С13 свидетельствует об исправности вычисления сигналов управления U1, U2, U3, а равенство «единице» сигналов X1, Х2, X3 свидетельствует о неисправности в определении контрольных сигналов K0, Κ1, K2 и K3. В таблице сигнал X может принимать значение «0» или «1». Значение сигналов неисправности N1, N2, N3 не зависит от значения сигнала X, так как при неисправной работе канала формирование контрольного сигнала K может быть правильным.In this table, the signals X 1, X 2, X 3, may take the values "0" or "1". The equality to “zero” of signals C 12 , C 23 , C 13 indicates the correctness of the calculation of control signals U 1 , U 2 , U 3 , and the equality of “unity” of the signals X 1 , X 2 , X 3 indicates a malfunction in the definition of control signals K 0 , Κ 1 , K 2 and K 3 . In the table, the signal X can take the value “0” or “1”. The value of the fault signals N 1 , N 2 , N 3 does not depend on the value of the signal X, since when the channel malfunctions, the formation of the control signal K can be correct.

Оценим надежность известного [2] и предлагаемого устройства. В известном устройстве оценка исправности канала производится благодаря введению в каждый канал модели-подобия устройства формирования управляющего сигнала. Основным элементом устройства, определяющим его надежность, является формирователь управляющих сигналов 2. Если надежность формирователя управляющих сигналов равна p, то надежность одного канала известного устройства [2] будет равна р2. Надежность одного канала предлагаемого устройства в тех же условиях будет равна р. Оценим надежность Ρ предлагаемого и надежность P1 известного устройства при трехканальном исполнении. Каждое из устройств сохраняет свою работоспособность при любых двух отказах. Надежность Ρ и P1 определятся в видеEstimate the reliability of the known [2] and the proposed device. In the known device, the health of the channel is estimated by introducing into each channel a similarity model of the control signal generating device. The main element of the device that determines its reliability is the driver of the control signals 2. If the reliability of the driver of the control signals is equal to p, then the reliability of one channel of the known device [2] will be equal to p 2 . The reliability of one channel of the proposed device under the same conditions will be equal to p. We evaluate the reliability Ρ of the proposed and the reliability P 1 of the known device with a three-channel design. Each of the devices remains operational in case of any two failures. Reliability Ρ and P 1 are defined as

Figure 00000011
Figure 00000011

Figure 00000012
Figure 00000012

где λ=1-p, p1=p2, λ1=1-p1.where λ = 1-p, p 1 = p 2 , λ 1 = 1-p 1 .

Пусть надежность p=0,9. Тогда Ρ=0,999, P1=0,9931. Вероятность отказа предлагаемого устройства λп=1-Ρ=0,001, вероятность отказа известного устройства λи=1-P1=0,0069. Вероятность отказа предлагаемого устройства в 6.9 раза ниже вероятности отказа известного устройства (λи/λп=6,9).Let reliability be p = 0.9. Then Ρ = 0.999, P 1 = 0.9931. The probability of failure of the proposed device λ p = 1-Ρ = 0.001, the probability of failure of the known device λ and = 1-P 1 = 0.0069. The probability of failure of the proposed device is 6.9 times lower than the probability of failure of the known device (λ and / λ p = 6.9).

Устройство формирования сигналов управления второго варианта (фиг. 3) работает следующим образом. Основным элементом устройства является формирователь управляющих сигналов 2, который выполняет многочисленные функции в системе управления. Так в системе управления движением космического аппарата этот блок производит обработку сигналов датчиков ориентации и перемещения, осуществляет вычисление параметров ориентации и параметров движения, формирует сигналы управления исполнительными двигателями. Этот блок в устройстве формирования управляющих сигналов является самым сложным, вследствие чего и «самым ненадежным». Безусловное выполнение задачи требует резервирования устройства формирования сигналов управления, а регистрация отказа одного из каналов позволяет значительно повысить надежность устройства.The device for generating control signals of the second embodiment (Fig. 3) works as follows. The main element of the device is a driver of control signals 2, which performs numerous functions in the control system. So in the spacecraft’s motion control system, this unit processes the signals of orientation and displacement sensors, calculates orientation parameters and motion parameters, and generates control signals for executive engines. This block in the device for generating control signals is the most complex, and therefore "the most unreliable." Unconditional execution of the task requires redundancy of the device for generating control signals, and failure registration of one of the channels can significantly increase the reliability of the device.

Все каналы управления функционируют по одному и тому же алгоритму и поэтому их выходная информация не должна существенно различаться. Будем считать, что формирователь управляющих сигналов 2 имеет на своем выходе управления некоторый код, соответствующий вычисленному текущему значению сигнала управления U (некоторое число). Одновременно формирователь управляющих сигналов 2 на шине контроля формирует некоторый контрольный сигнал K в виде заданного числа путем постоянного периодического вычисления заданной функции с заранее известным результатом.All control channels operate according to the same algorithm and therefore their output information should not differ significantly. We assume that the driver of control signals 2 has at its output a control some code corresponding to the calculated current value of the control signal U (some number). At the same time, the driver of the control signals 2 on the control bus generates some control signal K in the form of a given number by constantly periodically calculating the specified function with a predetermined result.

Будем предполагать, что сигнал управления U и контрольный сигнал K появляются на выходных шинах формирователя управляющих сигналов 2 периодически с некоторым периодом Т0. Сигнал U1 (для первого канала 24) поступает на основную входную шину первого мультиплексора 31 и с его выхода на шину «слагаемого» сумматора 4 и входную шину «вычитаемого» сумматора 4 третьего канала 26. На входную шину «вычитаемого» сумматора 4 первого канала 24 поступает сигнал U2 с выходной шины управления формирователя управляющих сигналов 2 второго канала 25 после прохождения через первый мультиплексор 31 второго канала. Считаем, что в исходном состоянии регистры 33 всех каналов «обнулены» и выходная шина первого 31 и второго 32 мультиплексоров подключена к основной входной шине упомянутых мультиплексоров.We assume that the control signal U and the control signal K appear on the output buses of the driver of the control signals 2 periodically with a certain period T 0 . The signal U 1 (for the first channel 24) is fed to the main input bus of the first multiplexer 31 and from its output to the bus of the “term” adder 4 and the input bus of the “subtracted” adder 4 of the third channel 26. To the input bus of the “subtracted” adder 4 of the first channel 24, the signal U 2 is received from the control bus output of the driver of control signals 2 of the second channel 25 after passing through the first multiplexer 31 of the second channel. We believe that in the initial state the registers 33 of all channels are “zeroed” and the output bus of the first 31 and second 32 multiplexers is connected to the main input bus of the mentioned multiplexers.

Сумматор 4 первого канала 24 производит операцию сложенияThe adder 4 of the first channel 24 performs the addition operation

Figure 00000013
Figure 00000013

и его выходной сигнал S1 поступает вход элемента выделения модуля 5, выходной сигнал которого |S1| определяется в видеand its output signal S 1 the input of the selection element of module 5, the output signal of which | S 1 | defined as

Figure 00000014
Figure 00000014

Выходной сигнал |S1| элемента выделения модуля 5 поступает на шину А второго цифрового компаратора 6, на шину В которого подается сигнал Δ с выхода формирователя заданного рассогласования 9. Сигнал Δ определяет допустимое рассогласование сигналов управления U1 (первый канал) и U2 (второй канал). Выходной сигнал А>В второго цифрового компаратора 6 подается на соответствующий вход 15 дешифратора 11. ЕслиOutput signal | S 1 | the selection element of module 5 is fed to bus A of the second digital comparator 6, to bus B of which the signal Δ is supplied from the output of the driver of the given mismatch 9. The signal Δ determines the permissible mismatch of the control signals U 1 (first channel) and U 2 (second channel). The output signal A> B of the second digital comparator 6 is fed to the corresponding input 15 of the decoder 11. If

Figure 00000015
Figure 00000015

где C12 выходной сигнал второго цифрового компаратора 6.where C 12 is the output of the second digital comparator 6.

ЕслиIf

Figure 00000016
Figure 00000016

Равенство единице сигнала С12 свидетельствует об отказе в первом или (и) во втором каналах. Индекс «12» сигнала С12 характеризует сравнение сигналов управления первого и второго каналов.Equality to the signal unit C 12 indicates a failure in the first or (and) in the second channel. Index "12" of signal C 12 characterizes the comparison of control signals of the first and second channels.

Контрольный сигнал Κ1 (первый канал) с выходной шины контроля формирователя управляющих сигналов 2 поступает на шину А первого цифрового компаратора 3. Сигнал Κ1 представляет собой результат проведения известных вычислительных операций, характеризующих исправность основных блоков формирователя управляющих сигналов 2. На шину В первого цифрового компаратора 3 поступает сигнал K0 с выхода формирователя заданного числа 10. Сигнал K0 представляет собой известный результат проведения вычислительных операций формирователем управляющих сигналов 2. Равенство сигналов Κ1 и K0 характеризует исправную работу вычислительной части формирователем управляющих сигналов 2. ЕслиThe control signal Κ 1 (first channel) from the control bus of the control signal generator 2 is fed to bus A of the first digital comparator 3. The signal Κ 1 is the result of known computational operations characterizing the health of the main blocks of the control signal generator 2. To bus B of the first digital comparator 3 receives a signal K 0 output from generator 10. The signal given number K 0 is a known result of the computing operations control signal generator 2. Equality of catching signals Κ 1 and K 0 characterizes the proper operation of the computer shaper control signals 2. If

Figure 00000017
Figure 00000017

то на инверсном выходе А=В первого цифрового компаратора 3 формируется сигнал С10=0. Этот сигнал поступает на второй вход дешифратора 11. Еслиthen at the inverse output A = B of the first digital comparator 3, a signal C 10 = 0 is generated. This signal is fed to the second input of the decoder 11. If

Figure 00000018
Figure 00000018

то на инверсном выходе А=В первого цифрового компаратора 3 формируется сигнал C10=1. Все сказанное в равной степени относится и к остальным каналам.then at the inverse output A = B of the first digital comparator 3, a signal C 10 = 1 is formed. All of the above applies equally to the other channels.

Сформулируем основные соображения по возможным отказам формирователя управляющих сигналов 2. При отказе в вычислительном блоке формирователя управляющих сигналов 2, который производит вычисление всех параметров сигнала управления U, например, в первом канале 24, вычисленное им значение сигнала U1, будет существенно отличаться от вычисленных значений U2 и U3 исправно работающих второго 25 и третьего 26 каналов. В этом случаеWe formulate the main considerations for possible failures of the control signal generator 2. In case of a failure in the computing unit of the control signal generator 2, which calculates all the parameters of the control signal U, for example, in the first channel 24, the signal value U 1 calculated by it will differ significantly from the calculated values U 2 and U 3 of properly working second 25 and third 26 channels. In this case

Figure 00000019
Figure 00000019

При отказе, например, в канале приема информации второго канала 25 вычисленное блоком формирователя управляющих сигналов 2 значение сигнала U2, будет существенно отличаться от вычисленных значений U1 и U3 исправно работающих первого 24 и третьего 26 каналов. Вместе с тем, вычисленные значения контрольных сигналов Κ1, K2 и K3 будут соответствовать сигналу K0. В этом случае будут выполняться следующие соотношенияIn case of failure, for example, in the information receiving channel of the second channel 25, the signal value U 2 calculated by the control signal generator unit 2 will significantly differ from the calculated values of U 1 and U 3 of the properly working first 24 and third 26 channels. However, the calculated values of the control signals Κ 1 , K 2 and K 3 will correspond to the signal K 0 . In this case, the following relations will be satisfied

Figure 00000020
Figure 00000020

При отказе формирователей управляющих сигналов 2 в двух каналах, например, в первом 24 и во втором 25 сигналы C12, C23, С31 будут равны единице (сигналы управления U1, U2, U3 будут существенно отличаться друг от друга). Лишь сигнал С30=0 на выходе третьего исправно работающего канала. Иначе, в рассматриваемом случаеIn case of failure of the shapers of control signals 2 in two channels, for example, in the first 24 and second 25, the signals C 12 , C 23 , C 31 will be equal to one (control signals U 1 , U 2 , U 3 will differ significantly from each other). Only the signal C 30 = 0 at the output of the third properly working channel. Otherwise, in the case under consideration

Figure 00000021
Figure 00000021

При отказе формирователей управляющих сигналов 2 в трех каналах сигналы C12, С23, С31 будут равны единице (сигналы управления U1, U2, U3 будут существенно отличаться друг от друга). Сигналы С10, С20, C30 также будут равны единице. Иначе, в рассматриваемом случаеIn case of failure of the shapers of control signals 2 in three channels, the signals C 12 , C 23 , C 31 will be equal to one (control signals U 1 , U 2 , U 3 will differ significantly from each other). Signals C 10 , C 20 , C 30 will also be equal to one. Otherwise, in the case under consideration

Figure 00000022
Figure 00000022

Сигналы С12, С23, С31, C10, C20, C30 поступают на вход дешифратора 11, функциональная схема которого приведена на фиг. 4. Дешифратор 11 представляет собой схему, содержащую входной регистр 27, программируемое запоминающее устройство 28 и выходной регистр 29. Упомянутые входные сигналы управляют соответствующими разрядами входного регистра 27, выходная шина которого является шиной адреса программируемого запоминающего устройства 28. Сигналы с шины данных программируемого запоминающего устройства 28 поступают на вход выходного регистра 29 и устанавливают его разряды в соответствующее состояние. Шина данных программируемого запоминающего устройства 28 содержит три разряда, состояние каждого из которых определяет неисправность соответствующего канала. Сигнал N1 на выходе устройства 12 определяет неисправность первого канала 24, сигнал N2 на выходе устройства 13 определяет неисправность второго канала 25, сигнал N3 на выходе устройства 14 определяет неисправность третьего канала 26. Сигнал Ni (i=1, 2, 3) равен «нулю» при исправной работе канала, сигнал Ni равен «единице» при неисправной работе канала. Преобразование входных сигналов С12, С23, С31, C10, С20, C30 программируемым запоминающим устройством 28 в сигналы неисправности N1, N2, N3 определяется таблицей 2 (фиг. 6).Signals C 12 , C 23 , C 31 , C 10 , C 20 , C 30 are input to the decoder 11, the functional diagram of which is shown in FIG. 4. The decoder 11 is a circuit comprising an input register 27, a programmable memory 28 and an output register 29. The mentioned input signals control the corresponding bits of the input register 27, the output bus of which is the address bus of the programmable memory 28. The signals from the data bus of the programmable memory 28 arrive at the input of the output register 29 and set its bits in the corresponding state. The data bus of the programmable storage device 28 contains three bits, the state of each of which determines the malfunction of the corresponding channel. The signal N 1 at the output of the device 12 determines the malfunction of the first channel 24, the signal N 2 at the output of the device 13 determines the malfunction of the second channel 25, the signal N 3 at the output of the device 14 determines the malfunction of the third channel 26. The signal N i (i = 1, 2, 3 ) is equal to “zero” when the channel is working properly, the signal N i is equal to “one” when the channel is malfunctioning. The conversion of the input signals C 12 , C 23 , C 31 , C 10 , C 20 , C 30 by the programmable memory 28 into fault signals N 1 , N 2 , N 3 is determined by table 2 (Fig. 6).

В этой таблице сигналы X1, Х2, Х3 могут принимать значения «0» или «1». Равенство «нулю» сигналов С12, С23, С31 свидетельствует об исправности вычисления сигналов управления U1, U2, U3, а равенство «единице» сигналов X1, Х2, Х3 свидетельствует о неисправности в определении контрольных сигналов K0, Κ1, K2 и K3. В таблице сигнал X может принимать значение «0» или «1». Значение сигналов неисправности Ν1, N2, N3 не зависит от значения сигнала X, так как при неисправной работе канала формирование контрольного сигнала K может быть правильным.In this table, the signals X 1 , X 2 , X 3 can take the values "0" or "1". The equality to “zero” of signals C 12 , C 23 , C 31 indicates the correctness of the calculation of control signals U 1 , U 2 , U 3 , and the equality of “unity” of the signals X 1 , X 2 , X 3 indicates a malfunction in the definition of control signals K 0 , Κ 1 , K 2 and K 3 . In the table, the signal X can take the value “0” or “1”. The value of fault signals Ν 1, N 2, N 3 is independent of the signal X, since malfunction of the control channel signal formation K may be correct.

При отказе в вычислительном блоке формирователя управляющих сигналов 2 первого канала 24 в соответствии с (19) формируется на первом выходе 12 сигнал неисправности N1=1 (позиция 6 таблицы 2). В этом случае этот сигнал поступает на первый вход элемента ИЛИ 38 и далее на вход счетчика импульсов 37, изменяя его состояние на «+1». Кодовое состояние «+1» счетчика импульсов 37 поступает на шину неисправности 13 и входную шину коммутаторов 34 всех каналов. По истечении времени задержки τ3 элемента задержки 30 сигнал N1=1 с первого выхода дешифратора 11 поступает на вход управления коммутатора 34, открывает его и регистр 33 первого канала 24 устанавливается в состояние «+1». В этом случае первый 31 и второй 32 мультиплексоры первого канала 24 переключают свой выход на первый резервный вход упомянутых мультиплексоров, отключая тем самым неисправно работающий формирователь управляющих сигналов 2 первого канала 24 и подключая вместо него исправно работающий формирователь управляющих сигналов 35. В результате выходные сигналы этого формирователя UP1 и ΚP1 поступают соответственно на шину «слагаемого» сумматора 4 и шину А первого цифрового компаратора 3. После этой процедуры исправными становятся все три канала, что приводит к снятию сигнала неисправности N1 (N1=0).In case of failure in the computing unit of the driver of control signals 2 of the first channel 24 in accordance with (19), a malfunction signal N 1 = 1 is generated at the first output 12 (position 6 of table 2). In this case, this signal is fed to the first input of the OR element 38 and then to the input of the pulse counter 37, changing its state to "+1". The code state “+1” of the pulse counter 37 enters the fault bus 13 and the input bus of the switches 34 of all channels. After the delay time τ 3 of the delay element 30 has elapsed, the signal N 1 = 1 from the first output of the decoder 11 is fed to the control input of the switch 34, opens it and the register 33 of the first channel 24 is set to “+1”. In this case, the first 31 and second 32 multiplexers of the first channel 24 switch their output to the first backup input of the mentioned multiplexers, thereby disabling the malfunctioning driver of the control signals 2 of the first channel 24 and connecting instead of it the working driver of the control signals 35. As a result, the output signals of this shaper U P1 and Κ P1 fed respectively to "the term" bus of the adder 4 and the tire A of the first digital comparator 3. After this procedure are serviceable all three channels that rivodit fault signal the lifting N 1 (N 1 = 0).

При отказе, например, в канале приема информации второго канала 25 вычисленное блоком формирователя управляющих сигналов 2 значение сигнала U2, будет существенно отличаться от вычисленных значений U1 и U3 исправно работающих первого 24 и третьего 26 каналов. Вместе с тем, вычисленные значения контрольных сигналов Κ1, K2 и K3 будут соответствовать сигналу K0. Согласно (20) и таблице 2 (позиция 7) будет сформирован на втором выходе устройства 13 сигнал N2=1, что свидетельствует об отказе второго канала 25. Этот сигнал поступает на второй вход элемента ИЛИ 38 и далее на вход счетчика импульсов 37, изменяя его состояние на «+1». Кодовое состояние «+2» счетчика импульсов 37 поступает на шину неисправности 13 и входную шину коммутаторов 34 всех каналов. По истечении времени задержки τ3 элемента задержки 30 сигнал N2=1 со второго выхода дешифратора 11 поступает на вход управления коммутатора 34, открывает его и регистр 33 второго канала 25 устанавливается в состояние «+2». В этом случае первый 31 и второй 32 мультиплексоры второго канала 25 переключают свой выход на второй резервный вход упомянутых мультиплексоров, отключая тем самым неисправно работающий формирователь управляющих сигналов 2 второго канала 25 и подключая вместо него исправно работающий формирователь управляющих сигналов 35. В результате выходные сигналы этого формирователя UP1m и KP1m (m=2) поступают соответственно на шину «слагаемого» сумматора 4 и шину А первого цифрового компаратора 3. После этой процедуры исправными становятся все три канала, что приводит к снятию сигнала неисправности N2 (N2=0).In case of failure, for example, in the information receiving channel of the second channel 25, the signal value U 2 calculated by the control signal generator unit 2 will significantly differ from the calculated values of U 1 and U 3 of the properly working first 24 and third 26 channels. However, the calculated values of the control signals Κ 1, K 2 and K 3 will correspond to a signal K 0. According to (20) and table 2 (position 7), a signal N 2 = 1 will be generated at the second output of device 13, which indicates a failure of the second channel 25. This signal is fed to the second input of the OR element 38 and then to the input of the pulse counter 37, changing his condition is at +1. The code state “+2” of the pulse counter 37 enters the fault bus 13 and the input bus of the switches 34 of all channels. After the delay time τ 3 of the delay element 30 has elapsed, the signal N 2 = 1 from the second output of the decoder 11 is fed to the control input of the switch 34, opens it and the register 33 of the second channel 25 is set to the state “+2”. In this case, the first 31 and second 32 multiplexers of the second channel 25 switch their output to the second backup input of the mentioned multiplexers, thereby disabling the malfunctioning driver of control signals 2 of the second channel 25 and connecting instead of it the working driver of the control signals 35. As a result, the output signals shaper U P1m and K P1m (m = 2) are fed respectively to the bus "term" of the adder 4 and the tire A of the first digital comparator 3. After this procedure are serviceable all three channels, that leads to the removal of the fault signal N 2 (N 2 = 0).

Если число резервных формирователей управляющих сигналов m=2, то дальнейшее функционирование устройства будет следующим. При очередном отказе, например, в третьем канале 26 на третьем выходе устройства 14 будет сформирован сигнал N3=1. Этот сигнал поступает на третий вход элемента ИЛИ 38 и далее на вход счетчика импульсов 37, изменяя его состояние на «+1». Новое кодовое состояние счетчика импульсов 37 «+3». По истечении времени задержки τ3 элемента задержки 30 сигнал N3=1 с третьего выхода дешифратора 11 поступает на вход управления коммутатора 34, открывает его и регистр 33 третьего канала 26 устанавливается в состояние «+3». В результате первый 31 и второй 32 мультиплексоры третьего канала 26 отключают неисправно работающий блок формирователя управляющих сигналов 2 и сигнал неисправности третьего канала остается неизменным N3=1.If the number of backup control signal conditioners is m = 2, then the further operation of the device will be as follows. At the next failure, for example, in the third channel 26 at the third output of the device 14, a signal N 3 = 1 will be generated. This signal is fed to the third input of the OR element 38 and then to the input of the pulse counter 37, changing its state to "+1". The new code state of the pulse counter 37 "+3". After the delay time τ 3 of the delay element 30 has elapsed, the signal N 3 = 1 from the third output of the decoder 11 is fed to the control input of the switch 34, opens it and the register 33 of the third channel 26 is set to “+3”. As a result, the first 31 and second 32 multiplexers of the third channel 26 disconnect the malfunctioning block of the driver of the control signals 2 and the malfunction signal of the third channel remains unchanged N 3 = 1.

При дальнейшем функционировании в случае возникновения очередного отказа будут сформированы сигналы неисправности N1=1 либо N2=1. Эти сигналы позволяют не использовать при управлении сигналы неисправного канала. Таким образом, рассматриваемое устройство обеспечивает работоспособность системы при (m+2) отказах формирователей управляющих сигналов.With further operation in the event of another failure, fault signals N 1 = 1 or N 2 = 1 will be generated. These signals allow you to not use the signals of a faulty channel when controlling. Thus, the device in question ensures the system is operable in case of (m + 2) failures of control signal conditioners.

Оценим надежность известного [2] и предлагаемого устройства. В известном устройстве оценка исправности канала производится благодаря введению в каждый канал модели-подобия устройства формирования управляющего сигнала. Основным элементом устройства, определяющим его надежность, является формирователь управляющих сигналов 2. Если надежность формирователя управляющих сигналов равна p, то надежность одного канала известного устройства [2] будет равна р2. Надежность одного канала предлагаемого устройства в тех же условиях будет равна р. Надежность резервного формирователя управляющих сигналов ввиду его сложности можно считать равной надежности одного канала. Оценим надежность Ρ предлагаемого и надежность P1 известного устройства при трех-канальном исполнении и при использовании двух резервных формирователей управляющих сигналов. В этом случае известное устройство содержит фактически шесть, а предлагаемое устройство пять формирователей управляющих сигналов. Известное устройство сохраняет свою работоспособность при любых двух отказах, а предлагаемое устройство при отказах четырех формирователей управляющих сигналов. Надежность Ρ и P1 определятся в видеEstimate the reliability of the known [2] and the proposed device. In the known device, the health of the channel is estimated by introducing into each channel a similarity model of the control signal generating device. The main element of the device that determines its reliability is the driver of the control signals 2. If the reliability of the driver of the control signals is equal to p, then the reliability of one channel of the known device [2] will be equal to p 2 . The reliability of one channel of the proposed device under the same conditions will be equal to p. The reliability of the backup driver of control signals due to its complexity can be considered equal to the reliability of one channel. Let us evaluate the reliability Ρ of the proposed one and the reliability P 1 of the known device with three-channel design and when using two redundant control signal conditioners. In this case, the known device contains actually six, and the proposed device five shapers of control signals. The known device maintains its operability in case of any two failures, and the proposed device in case of failures of four shapers of control signals. Reliability Ρ and P 1 are defined as

Figure 00000023
Figure 00000023

Figure 00000024
Figure 00000024

где λ=1-p, p1=p2, λ1=1-p1.where λ = 1-p, p 1 = p 2 , λ 1 = 1-p 1 .

Пусть надежность p=0,9. Тогда Ρ=0,99999, P1=0,9931. Вероятность отказа предлагаемого устройства λп=1-Ρ=0,00001, вероятность отказа известного устройства λи=1-P1=0,0069. Вероятность отказа предлагаемого устройства в 690 раз ниже вероятности отказа известного устройства (λи/λп=690).Let reliability be p = 0.9. Then Ρ = 0.99999, P 1 = 0.9931. The probability of failure of the proposed device λ p = 1-Ρ = 0.00001, the probability of failure of the known device λ and = 1-P 1 = 0.0069. The probability of failure of the proposed device is 690 times lower than the probability of failure of the known device (λ and / λ p = 690).

Предлагаемая совокупность признаков в рассмотренных авторами решениях не встречалась для решения поставленной задачи и не следует явным образом из уровня техники, что позволяет сделать вывод о соответствии технического решения критериям "новизна" и "изобретательский уровень". В качестве элементов для реализации устройства могут быть использованы стандартные цифровые компараторы, сумматоры, элементы выделения модуля, регистры, программируемые запоминающие устройства.The proposed set of features in the solutions considered by the authors was not found to solve the problem and does not follow explicitly from the prior art, which allows us to conclude that the technical solution meets the criteria of "novelty" and "inventive step". As elements for implementing the device, standard digital comparators, adders, module selection elements, registers, programmable memory devices can be used.

ЛитератураLiterature

1. Патент Российской Федерации №2342773, Кл. H03K 17/00, 2008 г.1. Patent of the Russian Federation No. 2342773, Cl. H03K 17/00, 2008

2. Патент Российской Федерации №2382463, Кл. Η02H 9/00, 2003 г.2. Patent of the Russian Federation No. 2382463, Cl. Η02H 9/00, 2003

Claims (4)

1. Устройство формирования сигналов управления, содержащее три канала, каждый из которых включает в себя формирователь управляющих сигналов, вход которого соединен с входной шиной, отличающееся тем, что в устройство дополнительно введены дешифратор, формирователь заданного числа и формирователь заданного рассогласования, а в каждый канал дополнительно введены сумматор, элемент выделения модуля, первый и второй цифровые компараторы, при этом выходная шина сумматора соединена с входной шиной элемента выделения модуля, выходная шина которого соединена с шиной A второго цифрового компаратора, выход которого A>B соединен с первым выходом канала, выходная шина контроля формирователя управляющих сигналов соединена с шиной A первого цифрового компаратора, инверсный выход которого A=B соединен со вторым выходом канала, выходная шина управления формирователя управляющих сигналов соединена с входной шиной «слагаемого» сумматора и выходной шиной канала, выход формирователя заданного рассогласования соединен с шиной В второго цифрового компаратора всех каналов, выход формирователя заданного числа соединен с шиной В первого цифрового компаратора всех каналов, первый и второй выходы каждого канала соединены с соответствующими входами дешифратора, первый, второй и третий выходы неисправности которого соединены соответственно с первым, вторым и третьим выходами устройства, выходные шины первого, второго и третьего каналов соединены соответственно с входной шиной «вычитаемого» сумматора третьего, первого и второго каналов.1. A control signal generating device comprising three channels, each of which includes a control signal generator, whose input is connected to the input bus, characterized in that a decoder, a predetermined number generator and a predetermined mismatch driver are additionally introduced into the device, and in each channel In addition, an adder, a module selection element, first and second digital comparators are introduced, while the output bus of the adder is connected to the input bus of the module selection element, the output bus of which It is connected to bus A of the second digital comparator, the output of which A> B is connected to the first output of the channel, the control bus of the control signal generator is connected to bus A of the first digital comparator, whose inverse output A = B is connected to the second channel output, and the output of the driver control signals connected to the input bus of the “term” of the adder and the output bus of the channel, the output of the driver of the given mismatch is connected to the bus In the second digital comparator of all channels, the output is formed If a given number is connected to the B bus of the first digital comparator of all channels, the first and second outputs of each channel are connected to the corresponding inputs of the decoder, the first, second and third fault outputs of which are connected respectively to the first, second and third outputs of the device, the output buses of the first, second and the third channels are connected respectively to the input bus of the “deductible" adder of the third, first and second channels. 2. Устройство формирования сигналов управления по п. 1, отличающееся тем, что дешифратор содержит входной регистр, программируемое запоминающее устройство и выходной регистр, при этом вход каждого разряда входного регистра соединен с соответствующим входом дешифратора, выход входного регистра соединен с шиной адреса программируемого запоминающего устройства, шина данных которого соединена с входной шиной выходного регистра, выход каждого из разрядов которого соединен с соответствующими выходами дешифратора.2. The control signal generating apparatus according to claim 1, characterized in that the decoder comprises an input register, a programmable memory and an output register, wherein the input of each bit of the input register is connected to the corresponding decoder input, the output of the input register is connected to the address bus of the programmable memory , the data bus of which is connected to the input bus of the output register, the output of each of the bits of which is connected to the corresponding outputs of the decoder. 3. Устройство формирования сигналов управления, содержащее три канала, каждый из которых включает в себя формирователь управляющих сигналов, вход которого соединен с входной шиной, отличающееся тем, что в устройство дополнительно введены m (m=1, 2, …) резервных формирователей управляющих сигналов, дешифратор, формирователь заданного числа, формирователь заданного рассогласования, счетчик импульсов, элемент ИЛИ, а в каждый канал дополнительно введены первый и второй мультиплексоры, регистр, коммутатор, элемент задержки, сумматор, элемент выделения модуля, первый и второй цифровые компараторы, при этом выходная шина сумматора соединена с входной шиной элемента выделения модуля, выходная шина которого соединена с шиной A второго цифрового компаратора, выход которого A>B соединен с первым выходом канала, выходная шина контроля формирователя управляющих сигналов соединена с основной входной шиной второго мультиплексора, выход которого соединен с шиной A первого цифрового компаратора, инверсный выход которого A=B соединен со вторым выходом канала, выходная шина управления формирователя управляющих сигналов соединена с основной входной шиной первого мультиплексора, выход которого соединен с входной шиной «слагаемого» сумматора и выходной шиной канала, выход элемента задержки соединен с входом управления коммутатора, выход которого соединен с входом регистра, выходная шина которого соединена с шиной управления первого и второго мультиплексоров, первый и второй выходы каждого канала соединены с соответствующими входами дешифратора, первый выход неисправности которого соединен с входом элемента задержки первого канала, первым входом элемента ИЛИ и первым выходом устройства, второй выход неисправности дешифратора соединен с входом элемента задержки второго канала, вторым входом элемента ИЛИ и вторым выходом устройства, третий выход неисправности дешифратора соединен с входом элемента задержки третьего канала, третьим выходом устройства и третьим входом элемента ИЛИ, выход которого соединен с входом C счетчика импульсов, выходная шина кодового состояния которого соединена с входной шиной коммутатора всех каналов и шиной неисправности устройства, выход формирователя заданного числа соединен с шиной B первого цифрового компаратора всех каналов, выход формирователя заданного рассогласования соединен с шиной B второго цифрового компаратора всех каналов, входы всех резервных формирователей управляющих сигналов соединены с входной шиной, выходные шины управления и выходные шины контроля всех резервных формирователей управляющих сигналов соединены с соответствующими резервными входами соответственно первого и второго мультиплексоров всех каналов, выходные шины первого, второго и третьего каналов соединены соответственно с входной шиной «вычитаемого» сумматора третьего, первого и второго каналов.3. A control signal generating device comprising three channels, each of which includes a control signal generator, the input of which is connected to the input bus, characterized in that m (m = 1, 2, ...) backup control signal conditioners are additionally introduced into the device , a decoder, a shaper of a given number, a shaper of a given mismatch, a pulse counter, an OR element, and the first and second multiplexers, a register, a switch, a delay element, an adder, an element are added to each channel module, first and second digital comparators, while the output bus of the adder is connected to the input bus of the module selection element, the output bus of which is connected to the bus A of the second digital comparator, the output of which A> B is connected to the first output of the channel, the control bus of the control signal driver connected to the main input bus of the second multiplexer, the output of which is connected to the bus A of the first digital comparator, whose inverse output A = B is connected to the second channel output, the control output bus is formed The control signal generator is connected to the main input bus of the first multiplexer, the output of which is connected to the input bus of the adder and the output bus of the channel, the output of the delay element is connected to the control input of the switch, the output of which is connected to the register input, the output bus of which is connected to the control bus of the first and the second multiplexers, the first and second outputs of each channel are connected to the corresponding inputs of the decoder, the first output of the failure of which is connected to the input of the delay element of the first channel, the first input of the OR element and the first output of the device, the second output of the decoder malfunction is connected to the input of the delay element of the second channel, the second input of the OR element and the second output of the device, the third output of the decoder malfunction is connected to the input of the delay element of the third channel, the third output of the device and the third the input of the OR element, the output of which is connected to the input C of the pulse counter, the output bus of the code state of which is connected to the input bus of the switch of all channels and the fault bus The output of the driver of a given number is connected to the bus B of the first digital comparator of all channels, the output of the driver of a given mismatch is connected to the bus B of the second digital comparator of all channels, the inputs of all the backup drivers of the control signals are connected to the input bus, the output control buses and the output control buses of all the backup shapers of control signals are connected to the corresponding backup inputs of the first and second multiplexers of all channels, respectively, the output buses of the first, W The second and third channels are connected respectively to the input bus of the “subtractable” adder of the third, first, and second channels. 4. Устройство формирования сигналов управления по п. 3, отличающееся тем, что дешифратор содержит входной регистр, программируемое запоминающее устройство и выходной регистр, при этом вход каждого разряда входного регистра соединен с соответствующим входом дешифратора, выход входного регистра соединен с шиной адреса программируемого запоминающего устройства, шина данных которого соединена с входной шиной выходного регистра, выход каждого из разрядов которого соединен с соответствующими выходами дешифратора. 4. The device for generating control signals according to claim 3, characterized in that the decoder comprises an input register, a programmable memory and an output register, wherein the input of each bit of the input register is connected to the corresponding input of the decoder, the output of the input register is connected to the address bus of the programmable memory , the data bus of which is connected to the input bus of the output register, the output of each of the bits of which is connected to the corresponding outputs of the decoder.
RU2014126273/08A 2014-06-27 2014-06-27 Control signal generating apparatus (embodiment 2) RU2580476C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2014126273/08A RU2580476C1 (en) 2014-06-27 2014-06-27 Control signal generating apparatus (embodiment 2)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2014126273/08A RU2580476C1 (en) 2014-06-27 2014-06-27 Control signal generating apparatus (embodiment 2)

Publications (1)

Publication Number Publication Date
RU2580476C1 true RU2580476C1 (en) 2016-04-10

Family

ID=55794106

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014126273/08A RU2580476C1 (en) 2014-06-27 2014-06-27 Control signal generating apparatus (embodiment 2)

Country Status (1)

Country Link
RU (1) RU2580476C1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4156278A (en) * 1977-11-22 1979-05-22 Honeywell Information Systems Inc. Multiple control store microprogrammable control unit including multiple function register control field
RU2342773C1 (en) * 2007-08-07 2008-12-27 Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" Voltage multiplexer
RU2382463C2 (en) * 2007-08-07 2010-02-20 Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" Voltage commutator
RU2391773C2 (en) * 2007-08-07 2010-06-10 Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" Method for generation of time markers and device for its implementation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4156278A (en) * 1977-11-22 1979-05-22 Honeywell Information Systems Inc. Multiple control store microprogrammable control unit including multiple function register control field
RU2342773C1 (en) * 2007-08-07 2008-12-27 Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" Voltage multiplexer
RU2382463C2 (en) * 2007-08-07 2010-02-20 Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" Voltage commutator
RU2391773C2 (en) * 2007-08-07 2010-06-10 Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" Method for generation of time markers and device for its implementation

Similar Documents

Publication Publication Date Title
US9823983B2 (en) Electronic fault detection unit
US6910173B2 (en) Word voter for redundant systems
US9372774B2 (en) Redundant computing architecture
US9625894B2 (en) Multi-channel control switchover logic
RU2473126C1 (en) Neuroprocessor
US9804575B2 (en) Multiplex control device
KR20150039508A (en) Watchdog apparatus and method thereof
CN102375410A (en) System for processing redundant signals, associated method, and aircraft comprising such a system
US11531048B2 (en) Voltage diagnostic circuit
KR101448013B1 (en) Fault-tolerant apparatus and method in multi-computer for Unmanned Aerial Vehicle
US10821958B2 (en) Computation unit and operating method therefor
RU2659990C1 (en) Digital four-channel relay with the reconstructive diagnostics function
US20240012730A1 (en) Program flow monitoring for gateway applications
RU2580476C1 (en) Control signal generating apparatus (embodiment 2)
EP3115900A1 (en) A computer system and a method for executing safety-critical applications using voting
US20140365814A1 (en) IO Pad Circuitry with Safety Monitoring and Control for Integrated Circuits
CN108009047B (en) Dual-computer hot standby model and implementation method
RU2460121C1 (en) Backed-up dual-processor computer system
Alagoz Hierarchical triple-modular redundancy (H-TMR) network for digital systems
EP3519994A1 (en) Method for modelling technical systems
RU2494006C2 (en) Automatic control system
RU2580791C2 (en) Device for majority selection of signals (3 versions)
RU120256U1 (en) THREE-CHANNEL FAULT-RESISTANT SYSTEM ON CONFIGURABLE PROCESSORS WITH EXTERNAL AND INTRICRYSTAL RESERVATION
RU2342690C1 (en) Relay regulator
RU2568392C2 (en) Device for control over system redundant with majority elements

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20170628