RU2546560C1 - DEVICE FOR ERROR CONTROL IN Ethernet-BASED DIGITAL TRANSMISSION SYSTEMS - Google Patents
DEVICE FOR ERROR CONTROL IN Ethernet-BASED DIGITAL TRANSMISSION SYSTEMS Download PDFInfo
- Publication number
- RU2546560C1 RU2546560C1 RU2014124659/08A RU2014124659A RU2546560C1 RU 2546560 C1 RU2546560 C1 RU 2546560C1 RU 2014124659/08 A RU2014124659/08 A RU 2014124659/08A RU 2014124659 A RU2014124659 A RU 2014124659A RU 2546560 C1 RU2546560 C1 RU 2546560C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- unit
- transmission
- reception
- Prior art date
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
Изобретение относится к радиотехнике, а именно к контролю функционирования цифровых систем передачи данных на базе технологии Ethernet.The invention relates to radio engineering, namely to monitoring the operation of digital data transmission systems based on Ethernet technology.
Известно устройство Ethernet, принципы построения и функционирования которого определены стандартом 802.3 IEEE. Наряду с функциями синхронизации, предварительного установления соединения и разделения среды в нем реализуется возможность контроля целостности кадра с помощью 32-разрядного циклического избыточного кода (Cyclic Redundancy Code, CRC-32) (согласно Brayer, K; Hammond, J L Jr. (December 1975). "Evaluation of error detection polynomial performance on the AUTOVON channel" in National Telecommunications Conference, New Orleans, La. Conference Record 1: 8-21 to 8-25, New York: Institute of Electrical and Electronics Engineers и Ross N. Wiliams / Anarchriz. Всё o CRC32 // Ross N. Williams).An Ethernet device is known, the principles of construction and operation of which are defined by the 802.3 IEEE standard. Along with the functions of synchronization, pre-establishment of connection and separation of the medium, it implements the possibility of monitoring the integrity of the frame using a 32-bit cyclic redundancy code (Cyclic Redundancy Code, CRC-32) (according to Brayer, K; Hammond, JL Jr. (December 1975) . "Evaluation of error detection polynomial performance on the AUTOVON channel" in the National Telecommunications Conference, New Orleans, La. Conference Record 1: 8-21 to 8-25, New York: Institute of Electrical and Electronics Engineers and Ross N. Wiliams / Anarchriz, All About CRC32 // Ross N. Williams).
Однако данное устройство имеет недостатки:However, this device has disadvantages:
- каждая обнаруженная ошибка не обязательно связана с ошибкой одного бита информации;- each detected error is not necessarily associated with the error of one bit of information;
- несколько битовых ошибок в одном блоке данных дают только одну ошибку для блока;- several bit errors in one data block give only one error for the block;
- возможна компенсация ошибочных символов одного знака ошибочными символами другого знака в блоке данных.- compensation for erroneous characters of one character with erroneous characters of another character in the data block is possible.
Наиболее близким по своей технической сущности к заявленному устройству является устройство контроля ошибок в цифровых системах передачи на базе технологии ATM [Патент на изобретение №2408985 от 10.01.11 г.], содержащее блок коммутации передачи, счетчик единичных импульсов передачи, блок управления передачи, блок памяти передачи, блок определения параметров передачи, цифровую систему передачи, блок коммутации приема, счетчик единичных импульсов приема, блок управления приема, блок памяти приема, компаратора, блок определения параметров приема, электронный ключ, выход которого является информационным выходом устройства контроля ошибок в цифровых системах передачи на базе технологии ATM, второй вход которого соединен с выходом компаратора, второй вход компаратора подключен ко второму выходу блока коммутации приема, первый выход которого соединен с первым входом счетчика единичных импульсов приема, второй вход которого подключен к первому выходу блока управления приема, пятый выход которого соединен с третьим входом блока коммутации приема, второй вход которого подключен к шестому выходу блока управления приема, второй выход которого соединен с четвертым входом блока памяти приема, первый выход которого подключен к первому входу компаратора. Пятый вход блока памяти приема соединен с выходом счетчика единичных импульсов приема, а первый и второй входы блока памяти приема подключены соответственно к первому и второму выходам блока определения параметров приема, первый вход которого соединен с вторым выходом блока памяти приема, третий вход которого подключен к третьему выходу блока управления приема, четвертый выход которого соединен с вторым входом блока определения параметров приема, а вход блока управления приема подключен ко второму выходу проверяемой цифровой системы передачи, являющийся ее выходом синхронизации, и к четвертому входу блока коммутации приема, первый вход которого соединен с первым входом электронного ключа и с первым выходом проверяемой цифровой системы передачи, являющимся ее информационным входом, второй вход которой является ее входом синхронизации и соединен с входом блока управления передачи, с пятым входом блока объединения, с четвертым входом блока коммутации передачи и с входом частоты синхронизации устройства контроля ошибок в цифровых системах передачи на базе технологии ATM, а первый вход проверяемой цифровой системы передачи подключен к выходу блока объединения, второй вход которого подключен к первому выходу блока памяти передачи, второй выход которого соединен с первым входом блока определения параметров передачи, второй вход которого подключен к четвертому выходу блока управления передачи, второй и третий выходы которого соединены соответственно с четвертым и третьим входами блока памяти передачи, первый вход которого подключен к первому выходу блока определения параметров передачи, второй выход которого соединен со вторым входом блока памяти передачи, пятый вход которого подключен к выходу счетчика единичных импульсов передачи, второй вход которого соединен с первым выходом блока управления передачи, седьмой и восьмой выходы которого подключены соответственно к четвертому и третьему входу блока объединения, а пятый и шестой выходы подключены соответственно к третьему и второму входам блока коммутации передачи, выход которого соединен с первым входом счетчика единичных импульсов передачи, а первый вход блока коммутации передачи подключен к информационному входу устройства контроля ошибок в цифровых системах передачи на базе технологии ATM и к первому входу блока объединения.The closest in technical essence to the claimed device is an error control device in digital transmission systems based on ATM technology [Patent for the invention No. 2408985 from 01.10.11], containing a transmission switching unit, a transmission unit pulse counter, a transmission control unit, a unit transmission memory, transmission parameter determination unit, digital transmission system, reception switching unit, reception unit pulse counter, reception control unit, reception memory unit, comparator, reception parameter determination unit, an electronic key, the output of which is the information output of an error control device in digital transmission systems based on ATM technology, the second input of which is connected to the output of the comparator, the second input of the comparator is connected to the second output of the receiving switching unit, the first output of which is connected to the first input of the reception unit pulse counter the second input of which is connected to the first output of the reception control unit, the fifth output of which is connected to the third input of the reception switching unit, the second input of which is connected to th output control unit receiving a second output connected to a fourth input of the storage unit receiving the first output of which is connected to the first input of the comparator. The fifth input of the reception memory block is connected to the output of the counter of single reception pulses, and the first and second inputs of the reception memory block are connected respectively to the first and second outputs of the reception parameter determination block, the first input of which is connected to the second output of the reception memory block, the third input of which is connected to the third the output of the reception control unit, the fourth output of which is connected to the second input of the reception parameter determination unit, and the input of the reception control unit is connected to the second output of the tested digital system transmission, which is its synchronization output, and to the fourth input of the reception switching unit, the first input of which is connected to the first input of the electronic key and to the first output of the digital transmission system being tested, which is its information input, the second input of which is its synchronization input and connected to the input of the unit transmission control, with the fifth input of the combining unit, with the fourth input of the transmission switching unit and with the input of the synchronization frequency of the error control device in digital transmission systems based on technology A TM, and the first input of the tested digital transmission system is connected to the output of the combining unit, the second input of which is connected to the first output of the transmission memory block, the second output of which is connected to the first input of the transmission parameter determination unit, the second input of which is connected to the fourth output of the transmission control unit, the second and the third outputs of which are connected respectively to the fourth and third inputs of the transmission memory unit, the first input of which is connected to the first output of the transmission parameter determination unit, the second output to which is connected to the second input of the transmission memory block, the fifth input of which is connected to the output of the counter of single transmission pulses, the second input of which is connected to the first output of the transmission control unit, the seventh and eighth outputs of which are connected to the fourth and third input of the combining unit, and the fifth and sixth the outputs are connected respectively to the third and second inputs of the transmission switching unit, the output of which is connected to the first input of the counter of single transmission pulses, and the first input of the transmission switching unit and connected to the data input of the error control device for digital transmission systems based on ATM technology and to a first input of the combiner.
При такой схеме построения устройство-прототип позволяет обнаружить перемеживающиеся одиночные и кратные отказы.With such a construction scheme, the prototype device can detect intermittent single and multiple failures.
Однако данное устройство имеет недостатки:However, this device has disadvantages:
- подходит для сетей с архитектурой точка-точка;- suitable for networks with point-to-point architecture;
- отсутствие возможности анализа кадров переменной длины.- the inability to analyze frames of variable length.
Задачей изобретения является: разработка устройства, обеспечивающего обнаружение одиночных и кратных ошибок в кадре Ethernet переменной длины, контроль технического состояния проверяемой цифровой системы передачи данный различной архитектуры и обнаружение в ней перемежающихся одиночных и кратных отказов.The objective of the invention is: the development of a device that provides the detection of single and multiple errors in an Ethernet frame of variable length, monitoring the technical condition of the tested digital transmission system given this various architecture and the detection of alternating single and multiple failures in it.
Для решения задачи изобретения в известное устройства контроля ошибок в цифровых системах передачи на базе технологии ATM, содержащее счетчик единичных импульсов передачи, блок управления передачи, блок памяти передачи, блок определения параметров передачи, цифровую систему передачи, счетчик единичных импульсов приема, блок управления приема, блок памяти приема, компаратора, блок определения параметров приема, дополнительно введены блоки анализа кадра передачи и блок анализа кадра приема, первый выход которого является информационным выходом цифровой системы передачи, а второй выход соединен с первым входом счетчика единичных импульсов приема, третий, четвертый выходы и третий и четвертый входы подключены соответственно к третьему, второму входам, к шестому и пятому выходам блока управления приема, второй и третий выходы которого соединены соответственно с четвертым и третьим входами блока памяти приема, четвертый выход блока управления приема соединен со вторым входом блока определения параметров приема, а первый выход - со вторым входом счетчика единичных импульсов приема, выход которого соединен с пятым входом блока памяти приема, второй выход которого подключен к первому входу блока определения параметров приема, а первый и второй входы блока памяти приема соединены соответственно с первым и вторым выходами блока определения параметров приема, первый выход блока памяти приема подключен к первому входу компаратора, второй вход которого соединен с пятым выходом блока анализа кадра приема, а выход компаратора подключен к четвертому входу блока управления приема, первый вход которого соединен со вторым входом блока анализа кадра приема и вторым выходом цифровой системы передачи, первый вход которой подключен к первому выходу блока анализа кадра передачи, а второй вход - к первому входу блока управления передачи, к входу частоты синхронизации и ко второму входу блока анализа кадра передачи, первый вход которого соединен с информационным входом устройства контроля ошибок в цифровых системах передачи на базе технологии Ethernet, третий, четвертый выходы, четвертый и пятый входы блока анализа кадра передачи подключены соответственно к третьему, второму входам и пятым, шестым выходам блока управления передачи, первый выход которого подключен ко второму входу счетчика единичных импульсов передачи, а второй и третий выходы подключены соответственно к четвертому и третьему входам блока памяти передачи, четвертый, седьмой и восьмой выходы блока управления передачи подключены соответственно ко второму, четвертому и третьему входам блока определения параметров передачи, первый, второй выходы и первый вход блока определения параметров передачи подключены соответственно к первому, второму входам и второму выходу блока памяти передачи, первый выход которого является информационной шиной и подключен к третьему входу блока анализа кадра передачи, второй выход которого соединен с первым входом счетчика единичных импульсов передачи, выход которого подключен к пятому входу блока памяти передачи.To solve the problem of the invention, in a known error control device in digital transmission systems based on ATM technology, comprising a transmission unit pulse counter, a transmission control unit, a transmission memory unit, a transmission parameter determination unit, a digital transmission system, a reception unit pulse counter, a reception control unit, a reception memory unit, a comparator, a reception parameter determination unit, further transmission frame analysis units and a reception frame analysis unit, the first output of which is information the output of the digital transmission system, and the second output is connected to the first input of the unit of single reception pulses, the third, fourth outputs and the third and fourth inputs are connected respectively to the third, second inputs, to the sixth and fifth outputs of the reception control unit, the second and third outputs of which are connected respectively with the fourth and third inputs of the reception memory unit, the fourth output of the reception control unit is connected to the second input of the reception parameter determination unit, and the first output is connected to the second input of the unit pulse counter in the reception, the output of which is connected to the fifth input of the reception memory block, the second output of which is connected to the first input of the reception parameter determination unit, and the first and second inputs of the reception memory block are connected respectively to the first and second outputs of the reception parameter determination block, the first output of the reception memory block connected to the first input of the comparator, the second input of which is connected to the fifth output of the reception frame analysis unit, and the output of the comparator is connected to the fourth input of the reception control unit, the first input of which is connected to the second input of the reception frame analysis unit and the second output of the digital transmission system, the first input of which is connected to the first output of the transmission frame analysis unit and the second input to the first input of the transmission control unit, to the synchronization frequency input and to the second input of the transmission frame analysis unit, the first the input of which is connected to the information input of the error control device in digital transmission systems based on Ethernet technology, the third, fourth outputs, the fourth and fifth inputs of the transmission frame analysis unit are connected respectively to t To the network, the second inputs and the fifth, sixth outputs of the transmission control unit, the first output of which is connected to the second input of the counter of single transmission pulses, and the second and third outputs are connected respectively to the fourth and third inputs of the transmission memory unit, the fourth, seventh and eighth outputs of the transmission control unit connected respectively to the second, fourth and third inputs of the transmission parameter determination unit, the first, second outputs and the first input of the transmission parameter determination unit are connected respectively to moat second inputs and the second output transmission storage unit, a first output of which is the data line and connected to the third input of the transmission frame analysis unit, the second output of which is connected to the first input of the counter unit transmission pulse, whose output is connected to the fifth input transmission memory unit.
Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностями признаков, тождественным всем признакам заявленного устройства контроля ошибок в цифровых системах передачи на базе технологии Ethernet, отсутствуют, поэтому изобретение соответствует условию патентоспособности "Новизна".The analysis of the prior art made it possible to establish that analogues, characterized by sets of features identical to all the features of the claimed error control device in digital transmission systems based on Ethernet technology, are absent, therefore, the invention meets the patentability condition of "Novelty".
Результаты поиска известных решений в данной и смежной областях техники с целью выявления признаков, совпадающих с отличительными от прототипов признаками заявленного изобретения, показали, что они не следуют явным образом из уровня техники. Из определенного заявителем уровня техники не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "Изобретательский уровень".Search results for known solutions in this and related fields of technology in order to identify features that match the distinctive features of the claimed invention from the prototypes showed that they do not follow explicitly from the prior art. From the prior art determined by the applicant, the influence of the provided by the essential features of the claimed invention on the achievement of the specified technical result is not known. Therefore, the claimed invention meets the condition of patentability "Inventive step".
Заявленный объект изобретения поясняется чертежами, на которых показаны:The claimed object of the invention is illustrated by drawings, which show:
на фиг. 1 - структурная схема устройства контроля ошибок в цифровых системах передачи на базе технологии Ethernet;in FIG. 1 is a block diagram of an error control device in digital transmission systems based on Ethernet technology;
на фиг. 2 - структурная схема блока анализа кадра передачи;in FIG. 2 is a block diagram of a transmission frame analysis unit;
на фиг. 3 - структурная схема блока определения параметров передачи;in FIG. 3 is a block diagram of a block for determining transmission parameters;
на фиг. 4 - структурная схема блока анализа кадра приема.in FIG. 4 is a block diagram of a reception frame analysis unit.
Устройство контроля ошибок в цифровых системах передачи на базе технологии Ethernet, показанное на фиг. 1, состоит из блока анализа кадра передачи 1, счетчика единичных импульсов передачи 2, блока управления передачи 3, блока памяти передачи 4, блока определения параметров передачи 5, цифровой системы передачи 6, блока анализа кадра приема 7, счетчика единичных импульсов приема 8, блока управления приема 9, блока памяти приема 10, компаратора 11, блока определения параметров приема 12. Первый выход блока анализа кадра приема 7 является информационным выходом цифровой системы передачи (локальной сети) 6, а второй выход соединен с первым входом счетчика единичных импульсов приема 8, третий, четвертый выходы и третий и четвертый входы подключены соответственно к третьему, второму входам, к шестому и пятому выходам блока управления приема 9, второй и третий выходы которого соединены соответственно с четвертым и третьим входами блока памяти приема 10, четвертый выход блока управления приема 9 соединен со вторым входом блока определения параметров приема 12, а первый выход - со вторым входом счетчика единичных импульсов приема 8, выход которого соединен с пятым входом блока памяти приема 10, второй выход которого подключен к первому входу блока определения параметров приема 12, а первый и второй входы блока памяти приема 10 соединены соответственно с первым и вторым выходами блока определения параметров приема 12, первый выход блока памяти приема 10 подключен к первому входу компаратора 11, второй вход которого соединен с пятым выходом блока анализа кадра приема 7, а выход компаратора 11 подключен к четвертому входу блока управления приема 9, первый вход которого соединен со вторым входом блока анализа кадра приема 7 и вторым выходом цифровой системы передачи 6, первый вход которой подключен к первому выходу блока анализа кадра передачи 1, а второй вход - к первому входу блока управления передачи 3, к входу частоты синхронизации и ко второму входу блока анализа кадра передачи 1, первый вход которого соединен с информационным входом устройства контроля ошибок в цифровых системах передачи на базе технологии Ethernet, третий, четвертый выходы, четвертый и пятый входы блока анализа кадра передачи 1 подключены соответственно к третьему, второму входам и пятым, шестым выходам блока управления передачи 3, первый выход которого подключен ко второму входу счетчика единичных импульсов передачи 2, а второй и третий выходы подключены соответственно к четвертому и третьему входам блока памяти передачи 4, четвертый, седьмой и восьмой выходы блока управления передачи 3 подключены соответственно ко второму, четвертому и третьему входам блока определения параметров передачи 5, первый, второй выходы и первый вход блока определения параметров передачи 5 подключены соответственно к первому, второму входам и второму выходу блока памяти передачи 4, первый выход которого является информационной шиной и подключен к третьему входу блока анализа кадра передачи 1, второй выход которого соединен с первым входом счетчика единичных импульсов передачи 2, выход которого подключен к пятому входу блока памяти передачи 4.The error control device in digital Ethernet based transmission systems shown in FIG. 1, consists of a transmission
Блок анализа кадра передачи 1 (фиг. 2) предназначен для отбрасывания из кадра Ethernet преамбулы, начального ограничителя кадра (Start-of-frame-delimiter), поля контрольной суммы (Frame Check Sequence, FCS), выделения заголовка и блока данных для последующего анализа. Блок анализа кадра передачи содержит таймер 9.6 мкс 1.1, регистр сдвига 1.2, электронный ключ 1.3, элемент И 1.4, D-триггер 1.5, счетчик до ста двадцати восьми 1.6, счетчик единичных интервалов времени 1.7, делитель на восемь 1.8, выход которого является третьим выходом блока анализа кадра передачи 1. Третий вход делителя на восемь 1.8 подключен к пятому входу блока анализа кадра передачи 1 и к четвертому входу счетчика единичных интервалов времени 1.7, третий вход которого подключен ко второму входу счетчика до ста двадцати восьми 1.6, к первому входу электронного ключа 1.3, ко второму входу блока анализа кадра передачи 1 и ко второму входу таймера 9.6 мкс 1.1, выход которого соединен с первым входом счетчика единичных интервалов времени вторым входом делителя на восемь 1.8, вторым входом D-триггера 1.5 и с третьим входом регистра сдвига 1.2, первый, второй выходы и четвертый вход которого подключены соответственно к первому и второму выходам и к третьему входу блока анализа кадра передачи 1, четвертый выход которого подключен к выходу D-триггера 1.5, а четвертый вход - ко второму входу электронного ключа 1.3, выход которого соединен со вторым входом регистра сдвига 1.2, первый вход которого подключен к первому входу таймера 9.6 мкс 1.1 и к первому входу блока анализа кадра передачи 1, а третий и четвертый выходы регистра сдвига 1.2 подключены соответственно ко второму и первому входу элемента И 1.4, выход которого соединен с первым входом D-триггера 1.5 и с первым входом счетчика до ста двадцати восьми 1.6, выход которого соединен со вторым входом счетчика единичных интервалов времени 1.7, выход которого подключен к первому входу делителя на восемь, выход которого соединен с третьим выходом блока кадра передачи 1.The transmission frame analysis block 1 (Fig. 2) is designed to discard the Ethernet preamble, the initial frame-delimiter (Start-of-frame-delimiter), the checksum field (Frame Check Sequence, FCS), the allocation of the header and data block for subsequent analysis . The transmission frame analysis block contains a timer of 9.6 μs 1.1, a shift register 1.2, an electronic key 1.3, an AND 1.4 element, a D-trigger 1.5, a counter up to one hundred twenty-eight 1.6, a counter of unit time intervals 1.7, a divider by eight 1.8, the output of which is the third output transmission
Счетчик единичных импульсов передачи 2 и счетчик единичных импульсов приема 8 идентичны и предназначены для определения числа единичных символов в каждом j-м из n шестиразрядных сегментов выделенных последовательностей N(1)j и представления этого числа в двоичном коде.The counter of single pulses of
Блок управления передачи 3 и блок управления приема 9 идентичны и предназначены для выработки управляющих сигналов с целью реализации требуемого алгоритма преобразования сигнала и могут быть реализованы на микроконтроллере фирмы Atmel AT 89S8253.The
Блок памяти передачи 4 и блок памяти приема 10 идентичны и предназначены для запоминания значений числа единичных символов в каждом j-м из n шестиразрядных сегментов, а также значений параметров усечения Y и K поля анализируемых данных кадра Ethernet, хранения их и выдачи требуемых значений в соответствующие блок определения параметров передачи 5 и блок определения параметров приема 12. В качестве блока памяти может быть использовано устройство на микросхеме памяти К537РУ8 [Корнейчук В.И., Тарасенко В.П. Вычислительные устройства на микросхемах: Справочник. - К.: Техника, 1988. С.85-87].The
Блок определения параметров передачи 5 (фиг. 3) и блок определения параметров приема 12 идентичны и предназначены для определения значений параметров информационных последовательностей: математического ожидания m(1), дисперсии d(1), вероятности появления единичного символа p(1), а также значений параметров усечения Y и K. Структурная схема блока определения параметров передачи 5 (фиг. 3) и блока определения параметров приема 12 состоит из вычитателей 5.1, 5.11, 5.13, сумматоров 5.3, 5.6, 5.8, умножителя 5.2, делителей 5.4, 5.5, 5.7, 5.9, 5.10, 5.12, регистра сдвига 5.14, шифраторов 5.15, 5.16.The block for determining transmission parameters 5 (Fig. 3) and the block for determining reception parameters 12 are identical and are designed to determine the values of parameters of information sequences: mathematical expectation m (1), variance d (1), the probability of occurrence of a single symbol p (1), and values of the truncation parameters Y and K. The block diagram of the transmission parameter determination block 5 (Fig. 3) and the reception parameter determination block 12 consists of subtractors 5.1, 5.11, 5.13, adders 5.3, 5.6, 5.8, a multiplier 5.2, dividers 5.4, 5.5, 5.7 , 5.9, 5.10, 5.12, shift register 5.14, cipher s 5.15, 5.16.
Первый вход блока определения параметров подключен к входам А регистра сдвига 5.14 и сумматора 5.3, выход которого соединен с его же входом В и с входом А делителя 5.4, выход которого подключен к входу делителя 5.5, к входу А вычитателя 5.11, к входам В вычитателя 5.8 и сумматора 5.1. Вход А сумматора 5.1 соединен с выходом регистра сдвига 5.14, а выход сумматора 5.1 подключен параллельно к входам А и В умножителя 5.2, выход которого соединен с входом А сумматора 5.6. Выход сумматора 5.6 подключен к его же входу В и к входу А делителя 5.7, выход которого соединен с входами А делителей 5.10 и 5.9, выход которого подключен к входу А сумматора 5.8, выход которого соединен с входом делителя 5.12. Выход делителя 5.12 подключен к входу А шифратора 5.16, выход которого является втором выходом блока определения параметров 5, первый выход которого соединен с выходом шифратора 5.15, вход А которого подключен к выходу вычитателя 5.11, вход В которого соединен с выходом делителя 5.10, вход В которого подключен к выходу вычитателя 5.13, вход А которого соединен со вторым входом блока определения параметров 5. Вход В вычитателя 5.13 соединен со входом В делителя 5.9 и с выходом делителя 5.5. Третий вход блока определения параметров 5 соединен с входами В делителей 5.4 и 5.7 и входом С сумматора 5.6. Четвертый вход блока определения параметров 5 соединен со входами В шифраторов 5.15, 5.16 регистра сдвига 5.14 и входом С сумматора 5.3.The first input of the parameter determination unit is connected to the inputs A of the shift register 5.14 and the adder 5.3, the output of which is connected to its input B and to the input A of the divider 5.4, the output of which is connected to the input of the divider 5.5, to the input A of the subtractor 5.11, to the inputs B of the subtractor 5.8 and adder 5.1. The input A of the adder 5.1 is connected to the output of the shift register 5.14, and the output of the adder 5.1 is connected in parallel to the inputs A and B of the multiplier 5.2, the output of which is connected to the input A of the adder 5.6. The output of adder 5.6 is connected to its input B and to input A of the divider 5.7, the output of which is connected to the inputs A of the dividers 5.10 and 5.9, the output of which is connected to the input A of the adder 5.8, the output of which is connected to the input of the divider 5.12. The output of the divider 5.12 is connected to the input A of the encoder 5.16, the output of which is the second output of the parameter definition block 5, the first output of which is connected to the output of the encoder 5.15, the input of which is connected to the output of the subtractor 5.11, the input of which is connected to the output of the divider 5.10, the input of which connected to the output of the subtractor 5.13, the input of which is connected to the second input of the parameter definition block 5. The input B of the subtractor 5.13 is connected to the input of the divider 5.9 and the output of the divider 5.5. The third input of the parameter determination block 5 is connected to the inputs B of the dividers 5.4 and 5.7 and the input C of the adder 5.6. The fourth input of the parameter determination block 5 is connected to the inputs B of the encoders 5.15, 5.16 of the shift register 5.14 and the input C of the adder 5.3.
Блок анализа кадра приема 7 (фиг. 4) содержит таймер 9.6 мкс 7.1, блок памяти контроля 7.2, регистр сдвига 7.3, электронный ключ 7.4, элемент И 7.5, D-триггер 7.6, счетчик до ста двадцати восьми 7.7, счетчик единичных интервалов времени 7.8, делитель на восемь 7.9, выход которого является третьим выходом блока анализа кадра приема 7, третий вход делителя на восемь 7.9 подключен к четвертому входу блока анализа кадра приема 7 и к четвертому входу счетчика единичных интервалов времени 7.8, третий вход которого подключен ко второму входу счетчика до ста двадцати восьми 7.7, к первому входу электронного ключа 7.4, ко второму входу блока анализа кадра приема 7 и ко второму входу таймера 9.6 мкс 7.1, выход которого соединен: с первым входом счетчика единичных интервалов времени 7.8, со вторым входом делителя на восемь 7.9, со вторым входом D-триггера 7.6 и с первым входом блока памяти контроля 7.2, выход которого соединен с пятым выходом блока анализа кадра передачи 7, а второй вход блока памяти контроля 7.2 соединен с пятым выходом регистра сдвига 7.3, первый и второй выходы которого подключены соответственно к первому и второму выходам блока анализа кадра приема 7, четвертый выход которого подключен к выходу D-триггера 7.6, а третий вход - ко второму входу электронного ключа 7.4, выход которого соединен со вторым входом регистра сдвига 7.3, первый вход регистра сдвига 7.3 подключен к первому входу таймера 9.6 мкс 7.1 и к первому входу блока анализа кадра приема 7, а третий и четвертый выходы регистра сдвига 7.3 подключены соответственно ко второму и первому входу элемента И 7.5, выход которого соединен с первым входом D-триггера 7.6 и с первым входом счетчика до ста двадцати восьми 7.7, выход которого соединен со вторым входом счетчика единичных интервалов времени 7.8, выход которого подключен к первому входу делителя на восемь 7.9.The receive frame analysis block 7 (Fig. 4) contains a timer 9.6 μs 7.1, a control memory block 7.2, a shift register 7.3, an electronic key 7.4, an I 7.5 element, a D flip-flop 7.6, a counter up to one hundred twenty-eight 7.7, a counter for unit time intervals 7.8 , a divider by eight 7.9, the output of which is the third output of the reception frame analysis unit 7, the third input of the eight 7.9 divider is connected to the fourth input of the reception frame analysis unit 7 and to the fourth input of the unit of time intervals 7.8, the third input of which is connected to the second input of the counter to one hundred twenty-eight 7.7, to the first input of the electronic key 7.4, to the second input of the reception frame analysis block 7 and to the second input of the timer 9.6 μs 7.1, the output of which is connected: to the first input of the counter of unit time intervals 7.8, with the second input of the divider by eight 7.9, with the second input D-flip-flop 7.6 and with the first input of the control memory block 7.2, the output of which is connected to the fifth output of the transmission frame analysis block 7, and the second input of the control memory block 7.2 is connected to the fifth output of the shift register 7.3, the first and second outputs of which are connected respectively to the first and second the outputs of the analysis block reception frame 7, the fourth output of which is connected to the output of the D-flip-flop 7.6, and the third input - to the second input of the electronic key 7.4, the output of which is connected to the second input of the shift register 7.3, the first input of the shift register 7.3 is connected to the first input of the timer 9.6 μs 7.1 and to the first input of the reception frame analysis block 7, and the third and fourth outputs of the shift register 7.3 are connected respectively to the second and first input of the And 7.5 element, the output of which is connected to the first input of the D-flip-flop 7.6 and to the first counter input to one hundred and twenty sun 7.7, whose output is connected to the second input of the counter of unit time intervals 7.8, the output of which is connected to the first input of the divider by eight 7.9.
Компаратор 11 предназначен для сравнения значений параметров усечения Y и K, вычисленных в блоке определения параметров приема 12, со значениями Υ0 и Κ0, вычисленными в блоке определения параметров передачи 5 и принятии решения о наличии или отсутствии ошибки в принятом кадре Ethernet.The comparator 11 is designed to compare the values of the truncation parameters Y and K calculated in the reception parameter determination unit 12 with the values Υ 0 and Κ 0 calculated in the transmission parameter determination block 5 and deciding whether or not an error exists in the received Ethernet frame.
Заявленное устройство контроля ошибок в цифровых системах передачи работает следующим образом.The claimed device error control in digital transmission systems works as follows.
На первом этапе производится определение значений параметров усечения K0, Y0 информационных байтов кадра Ethernet и замена на передающей стороне цифровой системы передачи этими значениями байтов контрольной суммы текущего кадра.At the first stage, the trimming parameters K 0 , Y 0 of the information bytes of the Ethernet frame are determined and the transmitting side of the digital transmission system is replaced with the checksum bytes of the current frame by these values.
При поступлении на первый вход блока анализа кадра передачи 1 кадра Ethernet (преамбула, включающая в себя семь синхронизирующих байт 01010101) на выходе (Сброс) таймера 9,6 мкс 1.1 появляется сигнал логического «0», поступающий на третий вход регистра сдвига 1.2 (1-12272), тем самым разрешая в него запись. При появлении последовательности начального ограничителя кадра (Start-of-frame-delimiter, SFD 10101011) на выходе элемента И 1.4 появляется сигнал логической «1», поступающий на первый вход счетчика до ста двадцати восьми 1.6, запуская его и переводя D-триггер 1.5 в состояние «1», поступая на его первый вход, на четвертом выходе блока анализа кадра передачи 1 появится сигнал «Начало кадра» (логическая «1»), поступающий на второй вход устройства управления 3. Счетчик до ста двадцати восьми 1.6 по завершении отсчета 128 импульсов синхронизации сформирует сигнал «Начало счета» (логическая «1») ,поступающий с его выхода на второй вход счетчика единичных интервалов времени 1.7. Счетчик единичных интервалов времени 1.7 начинает считать количество единичных интервалов времени импульсов синхронизации, поступающих на третий вход.Upon receipt of the Ethernet
При окончании кадра на первом входе таймера 9,6 мкс 1.1 пропадает сигнал и через интервал времени 9,6 мкс на его выходе появится сигнал логической «1», который, поступая:At the end of the frame, at the first input of the timer 9.6 μs 1.1, the signal disappears and after a time interval of 9.6 μs, a logical 1 signal appears on its output, which, when received:
- на третий вход регистра сдвига 1.2, сбрасывает с 1 по 96 и с 113 по 128 бит информации с конца пакета (96 - последовательность нулей, полученная за последние 9,6 мкс и 16 из 32 бит поля контрольной суммы (Frame Check Sequence, FCS), содержащейся в конце кадра Ethernet);- to the third input of the shift register 1.2, resets from 1 to 96 and from 113 to 128 bits of information from the end of the packet (96 - a sequence of zeros received over the last 9.6 μs and 16 of 32 bits of the checksum field (Frame Check Sequence, FCS ) contained at the end of the Ethernet frame);
- на первый вход счетчика единичных интервалов времени 1.7, останавливая его.- at the first input of the counter of unit time intervals 1.7, stopping it.
В результате с 129 ячейки регистра сдвига 1.2 на втором выходе блока анализа кадра передачи 1 формируется последовательность импульсов кадра Ethernet без контрольной суммы, поступающая на первый вход счетчика единичных импульсов передачи 2. На четвертом выходе блока анализа кадра 1 появится сигнал окончания кадра (логический «0»), поступающий на второй вход блока управления передачи 3. По команде с шестого выхода блока управления передачи 3 на пятый вход блока анализа кадра 1 останавливается подсчет значения интервалов синхронизации счетчиком единичных интервалов времени 1.7 и осуществляется деление этого количества делителем на восемь 1.8, а по поступающей команде с пятого выхода блока управления передачи 3 на четвертый вход блока анализа кадра передачи 1 прекращается тактирование регистра сдвига 1.2. С выхода делителя на восемь 1.8 (третий выход блока анализа кадра передачи 1) на третий вход блока управления передачи 3 подается значение N, необходимое для вычисления параметров усечения.As a result, from 129 cells of the shift register 1.2, a pulse train of the Ethernet frame without a checksum is generated at the second output of the transmission
При поступлении с четвертого выхода блока анализа кадра передачи 1 сигнала «Начало кадра» на второй вход блока управления передачи 3 он формирует управляющий сигнал «Загрузка», поступающий с первого выхода блока управления передачи 3 на второй вход 8-разрядного счетчика единичных импульсов передачи 2. Счетчик единичных импульсов передачи 2 начинает подсчет числа S(1) единичных символов «1» в каждом 8-миазрядном сегменте. После поступления каждого 8-го символа производится считывание значений счетчика единичных импульсов передачи 1.7 путем подачи управляющего сигнала «Код адреса» с третьего выхода блока управления передачи 3 на третий вход блока памяти передачи 4 при наличии сигнала «Запись», поступающего со второго выхода блока управления передачи 3, на четвертый вход блока памяти передачи 4. Значения Sj(1) чисел «1», представленных в двоичном коде, с выхода счетчика единичных импульсов передачи 2 поступают на пятый вход блока памяти передачи 4, являющийся его информационным D-входом, и в соответствии с кодовой комбинацией на адресном X-входе (третий вход) и управляющем Z-входе (четвертый вход) производится запись значений Sj в соответствующие ячейки блока памяти передачи 4. После этого происходит обнуление счетчика единичных импульсов передачи 2 по сигналу «Очистка» на его втором входе.Upon receipt of the signal “Beginning of the frame” from the fourth output of the analysis unit of
Параллельно с занесением в блок памяти передачи 4 значений чисел «1» Sj в блоке определения параметров передачи 5 производится вычисление значений математического ожидания mj(1) и дисперсии dj(1) числа «1» в 8-разрядном сегменте и вероятности pj(1) появления «1» в j-й позиции 8-разрядного сегмента, и по результатам вычисления mj(1), dj(1), pj(1) определяют значения параметров усечения K0, Y0.In parallel with entering into the
Со второго выхода блока памяти передачи 4 производится последовательное считывание значений S1j. Эти значения подаются на первый вход сумматора 5.3 и вход регистра сдвига 5.14 блока определения параметров передачи 5, показанного на фиг. 3. В сумматоре 5.3 производится суммирование всех j-x значений S1j выделенных N 8-разрядных сегментов путем сложения каждого j-го значения S1j с суммой предыдущих, поступающих с выхода сумматора 5.3 на его второй вход:
Сигнал с выхода сумматора 5.3 подается на вход делителя 5.4 с коэффициентом деления N, значение которого поступает с восьмого выхода блока управления передачи 3. В делителе 5.4 выполняется операция деления на число N, то есть производится вычисление среднего значения:
Значение m1 с выхода делителя 5.4 подается на первый вход делителя 5.5, второй вход вычитателя 5.1, второй вход сумматора 5.8 и первый вход вычитателя 5.11. В делителе 5.5 с постоянным коэффициентом деления выполняется операция деления на число 8, то есть производится вычисление вероятности p1 появления "1" в каждой позиции 8-разрядных сегментов:
Значение 1-p1 считывается и подается на второй вход второго делителя.The value 1-p 1 is read and fed to the second input of the second divider.
После вычисления значения m1 и подачи его на второй вход вычитателя 5.1 производится вычисление значения дисперсии d1. С выхода регистра сдвига 5.14, время задержки которого определяется временем, необходимым для вычисления значения m1, производится последовательное считывание j-x значений S1j выделенных N 8-разрядных сегментов и подача этих значений на первый вход вычитателя 5.1. В вычитателе 5.1 производится вычисление разности S1j-m1.After calculating the value of m 1 and feeding it to the second input of the subtractor 5.1, the dispersion value d 1 is calculated. From the output of the shift register 5.14, the delay time of which is determined by the time necessary to calculate the value of m 1 , the jx values S 1j of the selected N 8-bit segments are sequentially read and these values are fed to the first input of the subtractor 5.1. In the subtractor 5.1, the difference S 1j −m 1 is calculated.
Сигнал с выхода вычитателя 5.1 подается на первый и второй входы умножителя 5.2, в котором производится вычисление [S1j-m1]2, результат которого подается на первый вход сумматора 5.6.The signal from the output of the subtractor 5.1 is fed to the first and second inputs of the multiplier 5.2, in which the calculation of [S 1j -m 1 ] 2 , the result of which is fed to the first input of the adder 5.6.
После этого производится обнуление вычитателя 5.1 и умножителя 5.2.After this, the subtractor 5.1 and the multiplier 5.2 are reset.
В сумматоре 5.6 производится сложение разностей [S1j-m1]2 N раз путем добавления каждого значения [S1j-m1]2 к сумме предыдущих, поступающих с выхода сумматора 5.6 на его второй вход. При подаче на первый вход сумматора 5.6 N-го значения [S1j-m1]2 и выполнения вычислений суммарного значения
В делителе 5.7 с коэффициентом деления N производится вычисление дисперсии:
В сумматоре 5.8, на второй вход которого подано значение m1, производится вычисление значения m1+d1/p1.In the adder 5.8, to the second input of which the value m 1 is supplied, the value m 1 + d 1 / p 1 is calculated.
Результат суммирования подается на вход делителя 5.12, в котором производится вычисление и квантование параметра усечения K0=(m1+d1/p1)/8. После вычисления и квантования производится считывание значения K0 и подача этого значения на вход шифратора 5.16, где осуществляется преобразование значения K0 в восьмиразрядный двоичный код. С выхода шифратора 5.16 значение K0 поступает на второй выход блока определения параметров передачи 5 и далее на второй вход блока памяти передачи 4, в котором производится запись значений K0 в соответствующие ячейки памяти.The result of the summation is fed to the input of the divider 5.12, in which the truncation parameter K 0 = (m 1 + d 1 / p 1 ) / 8 is calculated and quantized. After calculation and quantization, the value of K 0 is read and this value is supplied to the input of the encoder 5.16, where the value of K 0 is converted to an eight-bit binary code. From the output of encoder 5.16, the value of K 0 goes to the second output of the block for determining transmission parameters 5 and then to the second input of the block of
Параллельно с вычислением значения K0 производится вычисление значения параметра Y0. На второй вход делителя 5.10 подается значение 1-p1, а на его первый вход подано значение d1. В делителе 5.10 производится вычисление отношения d1/(1-p1), результат которого подается на второй вход вычитателя 5.11. В вычитателе 5.11, на первый вход которого подано значение m1, производится вычисление и квантование параметра усечения Y0=m1-d1/(1-p1). После вычисления и квантования производится считывание значения Y0 и подача этого значения на вход шифратора 5.15, где значение Y0 преобразуется в восьмиразрядный двоичный код. С выхода шифратора 5.15 значение Y0 поступает на первый выход блока определения параметров передачи 5 и далее на первый вход блока памяти передачи 4, в котором производится запись значений Y0 в соответствующие ячейки памяти. С первого выхода блока памяти передачи 4 производится считывание восьмиразрядных двоичных значений параметров усечения K0, Y0 на третий вход блока анализа кадра передачи 1, в котором записываются ячейки регистра сдвига с 97 по 112. Далее происходит сброс всех значений в элементах блока определения параметров передачи 5 по командам с седьмого выхода блока управления передачи 3, поступающей на четвертый вход блока определения параметров передачи 5. После чего по команде с пятого выхода блока управления передачи 3 на четвертый вход блока анализа кадра передачи 1 возобновляется тактирование регистра сдвига 1.2, и модифицированный кадр Ethernet с первого выхода блока анализа кадра передачи 1 поступает на первый вход цифровой системы передачи 6.In parallel with the calculation of the value of K 0 is the calculation of the value of the parameter Y 0 . The value 1-p 1 is supplied to the second input of the divider 5.10, and the value d 1 is applied to its first input. In the divider 5.10, the ratio d 1 / (1-p 1 ) is calculated, the result of which is fed to the second input of the subtractor 5.11. In the subtractor 5.11, to the first input of which the value m 1 is supplied, the truncation parameter Y 0 = m 1 -d 1 / (1-p 1 ) is calculated and quantized. After calculation and quantization, the value of Y 0 is read and this value is supplied to the input of the encoder 5.15, where the value of Y 0 is converted into an eight-bit binary code. From the output of encoder 5.15, the value Y 0 is supplied to the first output of the transmission parameter determination block 5 and then to the first input of the
На втором этапе работы устройства контроля ошибок в цифровых системах передачи на базе технологии Ethernet производится определение значений параметров усечения K, Y информационных байтов кадра Ethernet, принятых цифровой системой передачи 6, выделение значений параметров усечения K0, Y0 информационных байтов в полученном кадре Ethernet и принятие решения о наличии или отсутствии ошибок.At the second stage of operation of the error control device in digital transmission systems based on Ethernet technology, the values of the truncation parameters K, Y of the information bytes of the Ethernet frame received by the digital transmission system 6 are determined, the values of the truncation parameters K 0 , Y 0 of the information bytes in the received Ethernet frame are selected and making decisions on the presence or absence of errors.
Принятая информационная последовательность импульсов кадра Ethernet (преамбула семь синхронизирующих байт 01010101) с первого выхода цифровой системы передачи 6 поступает на первый вход блока анализа кадра приема 7. На выходе таймера 9,6 мкс 7.1 появляется сигнал логического «0», тем самым устанавливая блок памяти контроля приема 7.2, D-триггер 7.6, счетчик единичных временных интервалов 7.8, делитель на восемь 7.9 в первоначальное состояние и разрешая запись в регистр сдвига 7.3 (1-12240). При появлении последовательности начального ограничителя кадра (Start-of-frame-delimiter, SFD 10101011) на выходе элемента И 7.5 появляется сигнал логической «1», запускающий счетчик до ста двадцати восьми 7.7 и переводящий D-триггер 7.6 в состояние «1», на четвертом выходе блока анализа кадра приема 7 появится сигнал «Начало кадра» (логическая «1»). Счетчик до ста двадцати восьми 7.7 по завершении счета сформирует сигнал «Начало счета» (логическая «1») на втором входе счетчика единичных интервалов времени 7.8. Счетчик единичных интервалов времени 7.8 начинает считать количество единичных интервалов.The received information sequence of the Ethernet frame pulses (preamble seven synchronizing bytes 01010101) from the first output of the digital transmission system 6 is fed to the first input of the reception frame analysis unit 7. At the output of the timer 9.6 μs 7.1, a logical “0” signal appears, thereby installing a memory block reception control 7.2, D-flip-flop 7.6, counter of unit time intervals 7.8, divider by eight 7.9 in the initial state and allowing writing to shift register 7.3 (1-12240). When the sequence of the initial frame limiter (Start-of-frame-delimiter, SFD 10101011) appears, the logical 1 signal appears at the output of the AND 7.5 element, starting the counter up to one hundred twenty-eight 7.7 and setting the D-trigger 7.6 to state “1”, the fourth output of the reception frame analysis unit 7 will receive a “Beginning of a frame” signal (logical “1”). The counter up to one hundred twenty-eight 7.7 upon completion of the count will generate a signal “Start of counting” (logical “1”) at the second input of the counter of unit time intervals 7.8. The counter of unit time intervals 7.8 starts to count the number of unit intervals.
При окончании кадра на первом входе таймера 9,6 мкс 7.1 пропадает сигнал и через интервал времени 9,6 мкс на его выходе появится сигнал логической «1», по которому: происходит запись из регистра сдвига 7.3 значений двух последних байтов кадра Ethernet в блок памяти контроля приема 7.2; останавливается счетчик единичных интервалов времени 7.8 и осуществляется деление делителем на восемь 7.9. В результате на втором выходе блока анализа кадра приема формируется последовательность импульсов кадра Ethernet без контрольной суммы, которая поступает на первый вход счетчика импульсов приема 8, являющийся его информационным входом. На четвертом выходе блока анализа кадра приема 7 формируется сигнал окончания кадра, поступающий на второй вход блока управления приема 9. С третьего выхода блока анализа кадра приема 7 на третий вход блока управления приема 9 подается значение N, необходимое для вычисления параметров усечения.At the end of the frame, the signal disappears at the first input of the timer 9.6 μs 7.1 and after a time interval of 9.6 μs, a logical 1 signal appears on its output, according to which: the last two bytes of the Ethernet frame are written from shift register 7.3 to the memory block reception control 7.2; the counter of unit time intervals 7.8 stops and the divider by eight 7.9 is divided. As a result, at the second output of the receive frame analysis unit, a pulse train of the Ethernet frame is generated without a checksum, which is fed to the first input of the receive pulse counter 8, which is its information input. At the fourth output of the reception frame analysis unit 7, a frame end signal is generated that is fed to the second input of the reception control unit 9. From the third output of the reception frame analysis unit 7, the value N is supplied to the third input of the reception control unit 9 to calculate the truncation parameters.
Принцип работы блока определения параметров приема 12, блока памяти приема 10, счетчика единичных импульсов приема 8 идентичны принципу работы блока определения параметров передачи 5, блока памяти передачи 4, счетчика единичных импульсов передачи 2, которые рассмотрены выше.The principle of operation of the reception parameter determination unit 12, the reception memory block 10, the reception unit 8 pulse counter are identical to the operation principle of the transmission parameter determination unit 5, the
В компараторе 11 производится сравнение значений параметров усечения K0, Y0, вычисленных для информационных байтов переданного кадра Ethernet, со значениями параметров усечения K, Υ, вычисленными для информационных байтов принятого кадра Ethernet.In the comparator 11, the values of the truncation parameters K 0 , Y 0 calculated for the information bytes of the transmitted Ethernet frame are compared with the values of the truncation parameters K, Υ calculated for the information bytes of the received Ethernet frame.
В результате сравнения на выходе компаратора 11 при совпадении параметров усечения будет формироваться сигнал «0», а при несовпадении - сигнал «1», которые поступают на вход блока управления приема 9. При поступлении сигнала «0» на четвертый вход блок управления приема 9, на шестом выходе которого формируется команда возобновления тактирования регистра сдвига 7.3, поступающая на третий вход блока анализа кадра приема 7, и информационная последовательность поступает на первый выход блока анализа кадра приема 7, являющегося информационным выходом устройства контроля ошибок в цифровых системах передачи на базе технологии Ethernet. В случае появления на четвертом входе блока управления приема 9 сигнала «1» принятый кадр Ethernet отбрасывается как принятый с ошибкой.As a result of the comparison, at the output of the comparator 11, when the truncation parameters coincide, a signal “0” will be generated, and if there is a mismatch, the signal “1” will be sent to the input of the reception control unit 9. When the signal “0” is received at the fourth input, the reception control unit 9, at the sixth output of which a shift register 7.3 clock resumption command is generated, which is received at the third input of the receive frame analysis unit 7, and the information sequence is fed to the first output of the receive frame analysis unit 7, which is an information output home of error monitoring devices in digital transmission systems based on Ethernet technology. In the event that the “1” signal appears at the fourth input of the control unit for receiving 9, the received Ethernet frame is discarded as received with an error.
Входящие в общую структуру устройства контроля ошибок в цифровых системах передачи на базе технологии Ethernet элементы являются типовыми и могут быть технически реализованы в настоящее время при использовании имеющейся элементной базы.The elements that are part of the general structure of the error control device in digital transmission systems based on Ethernet technology are typical and can be technically implemented now using the existing element base.
Схемы счетчиков известны и могут быть реализованы на микросхеме К176ИЕ2 [Шило В.Л. Популярные цифровые микросхемы". - М.: Радио и связь, 1987. С. 235-236, рис. 2.36, а].Counter schemes are known and can be implemented on the K176IE2 chip [Shilo V.L. Popular digital microcircuits. "- M.: Radio and Communications, 1987. S. 235-236, Fig. 2.36, a].
Используемые в заявленном устройстве элементы И-НЕ и регистр сдвига могут быть выполнены на микросхемах К155ЛА3 и микросхеме К155ИР1.Used in the inventive device, the NAND elements and the shift register can be performed on the K155LA3 microcircuit and the K155IR1 microcircuit.
Схемы сумматоров и вычитателей могут быть реализованы, например, на микросхеме К155ИП4 [Батушев В.А., Вениаминов В.Н. и др. Микросхемы и их применение: Справочное пособие. - М.: Радио и связь, 1983. С. 129-130].Adder and subtractor circuits can be implemented, for example, on the K155IP4 microcircuit [Batushev V.A., Veniaminov V.N. and other Microcircuits and their application: Reference manual. - M .: Radio and communications, 1983. S. 129-130].
Схема умножителя может быть реализована на микросхеме К155ИП4 [Батушев В.А., Вениаминов В.Н. и др. Микросхемы и их применение: Справочное пособие. - М.: Радио и связь, 1983. С. 129-130].The multiplier circuit can be implemented on the chip K155IP4 [Batushev V.A., Veniaminov V.N. and other Microcircuits and their application: Reference manual. - M .: Radio and communications, 1983. S. 129-130].
Схема делителя может быть реализована на микросхемах К155ИЕ8, К155ИЕ2 [Шило В.Л. Популярные цифровые микросхемы. - М.: Радио и связь, 1987. С. 94-97, рис. 1.69].The divider circuit can be implemented on chips K155IE8, K155IE2 [Shilo V.L. Popular digital circuits. - M .: Radio and communications, 1987.S. 94-97, Fig. 1.69].
Схема шифратора может быть реализована на микросхеме КМ555ИВ3 [Шило В.Л. Популярные цифровые микросхемы. - М.: Радио и связь, 1987. С. 140-142, рис. 1.101].The encryptor circuit can be implemented on the chip KM555IV3 [Shilo V.L. Popular digital circuits. - M.: Radio and Communications, 1987.S. 140-142, Fig. 1.101].
Схема электронного ключа известна и приведена, например, в книге: B.Л. Шило. "Популярные микросхемы КМОП. Справочник." - М.: Ягуар, 1993, стр. 22.The electronic key scheme is known and is given, for example, in the book: B.L. Awl. "Popular CMOS chips. Reference." - M .: Jaguar, 1993, p. 22.
Схема компаратора может быть реализована на микросхеме К555СП1 [Шило В.Л.. Популярные цифровые микросхемы. - М.: Радио и связь, 1987. C. 183-184, рис. 1.134].The comparator circuit can be implemented on the chip K555SP1 [Shilo V.L. Popular digital circuits. - M.: Radio and Communications, 1987.P. 183-184, Fig. 1.134].
Схема таймера 9,6 мкс может быть реализована на микросхеме NE 555.The 9.6 μs timer circuit can be implemented on the NE 555 chip.
Схема D-триггера может быть реализована на микросхеме К561ТМ2.The D-flip-flop circuit can be implemented on the K561TM2 chip.
Схема счетчика единичных интервалов времени может быть реализована на микросхеме К564ИЕ9.The unit time counter circuit can be implemented on the K564IE9 chip.
Благодаря новой совокупности существенных признаков в заявленном устройстве контроля ошибок в цифровых системах передачи на базе технологии Ethernet достигаются возможности обнаружения одиночных и кратных ошибок в кадре Ethernet переменной длины, а также контроль технического состояния проверяемой локальной сети различной архитектуры и обнаружения в ней перемежающихся одиночных и кратных отказов.Thanks to the new set of essential features in the claimed error control device in digital transmission systems based on Ethernet technology, it is possible to detect single and multiple errors in a variable Ethernet frame, as well as to monitor the technical condition of the tested local area network of various architecture and to detect alternating single and multiple failures in it .
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2014124659/08A RU2546560C1 (en) | 2014-06-17 | 2014-06-17 | DEVICE FOR ERROR CONTROL IN Ethernet-BASED DIGITAL TRANSMISSION SYSTEMS |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2014124659/08A RU2546560C1 (en) | 2014-06-17 | 2014-06-17 | DEVICE FOR ERROR CONTROL IN Ethernet-BASED DIGITAL TRANSMISSION SYSTEMS |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2546560C1 true RU2546560C1 (en) | 2015-04-10 |
Family
ID=53295894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2014124659/08A RU2546560C1 (en) | 2014-06-17 | 2014-06-17 | DEVICE FOR ERROR CONTROL IN Ethernet-BASED DIGITAL TRANSMISSION SYSTEMS |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2546560C1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995011554A1 (en) * | 1993-10-20 | 1995-04-27 | Lsi Logic Corporation | Error detection and correction apparatus for an asynchronous transfer mode (atm) network device |
US6307857B1 (en) * | 1997-06-26 | 2001-10-23 | Hitachi, Ltd. | Asynchronous transfer mode controller and ATM control method thereof and ATM communication control apparatus |
US6594262B1 (en) * | 1997-11-28 | 2003-07-15 | Electronics And Telecommunications Research Institute | Apparatus and method for protecting ATM header from the burst error |
RU2408985C2 (en) * | 2009-03-24 | 2011-01-10 | Государственное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) | Error control device in digital transmission systems on basis of atm technology |
-
2014
- 2014-06-17 RU RU2014124659/08A patent/RU2546560C1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995011554A1 (en) * | 1993-10-20 | 1995-04-27 | Lsi Logic Corporation | Error detection and correction apparatus for an asynchronous transfer mode (atm) network device |
US6307857B1 (en) * | 1997-06-26 | 2001-10-23 | Hitachi, Ltd. | Asynchronous transfer mode controller and ATM control method thereof and ATM communication control apparatus |
US6594262B1 (en) * | 1997-11-28 | 2003-07-15 | Electronics And Telecommunications Research Institute | Apparatus and method for protecting ATM header from the burst error |
RU2408985C2 (en) * | 2009-03-24 | 2011-01-10 | Государственное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) | Error control device in digital transmission systems on basis of atm technology |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3648237A (en) | Apparatus and method for obtaining synchronization of a maximum length pseudorandom sequence | |
US3789359A (en) | Synchronism indicator for a convolutional decoder | |
CN102025449B (en) | A kind of method of synchronization of data code blocks and device | |
CN102752098B (en) | For the measurement of error code method synchronous based on pseudo-random code sequence of communication system | |
CN107515836B (en) | BMC decoding device and method with dynamic double thresholds | |
CN113300993A (en) | Transmission method for bit field superposition pseudo-random sequence and sparse cascade coding | |
RU2546560C1 (en) | DEVICE FOR ERROR CONTROL IN Ethernet-BASED DIGITAL TRANSMISSION SYSTEMS | |
KR100888503B1 (en) | Method and apparatus for derate matching in communication system | |
RU167430U1 (en) | A device for estimating the probability of error per bit for signals with eight-position phase modulation by four-position signals | |
US20230246741A1 (en) | Data Processing Method and Device in Passive Optical Network System | |
CN108650047B (en) | Serial data receiving real-time synchronous monitoring circuit and monitoring method | |
US8588355B2 (en) | Timing recovery controller and operation method thereof | |
US8214722B2 (en) | Method and system for signal error determination and correction in a flexray communication system | |
Engelberg et al. | Reliable communications across parallel asynchronous channels with arbitrary skews | |
RU2408985C2 (en) | Error control device in digital transmission systems on basis of atm technology | |
RU2616180C1 (en) | Method for diagnosing convolutional codes | |
RU2428801C1 (en) | Device of code cycle synchronisation with soft decisions | |
RU2580806C2 (en) | DEVICE SYNCHRONIZATION BASED ON THE COMBINED APPLICATION OF THE DUAL BASIS OF GF (2k) AND ALLOCATION OF "SLIDING WINDOW" ERRORS | |
US4771421A (en) | Apparatus for receiving high-speed data in packet form | |
US11258461B2 (en) | Data processing device and method | |
RU2284665C1 (en) | Device for cyclic synchronization | |
RU2737763C1 (en) | Decametric radio communication system | |
JP2555213B2 (en) | Time division multiplex communication system having a receiving end synchronization circuit responsive to encoding of a word inserted in transmission information | |
RU2747777C1 (en) | Method of receiving signals of relative phase telegraphy in devices for receiving signals with phase manipulation | |
US8615063B2 (en) | Level transition determination circuit and method for using the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20160618 |