RU2538342C1 - Multichannel pulse counter - Google Patents
Multichannel pulse counter Download PDFInfo
- Publication number
- RU2538342C1 RU2538342C1 RU2014103229/08A RU2014103229A RU2538342C1 RU 2538342 C1 RU2538342 C1 RU 2538342C1 RU 2014103229/08 A RU2014103229/08 A RU 2014103229/08A RU 2014103229 A RU2014103229 A RU 2014103229A RU 2538342 C1 RU2538342 C1 RU 2538342C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- control device
- output
- outputs
- parity
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
Изобретение относится к устройствам автоматики и вычислительной техники и позволяет повысить помехоустойчивость многоканальных счетных и интегрирующих устройств.The invention relates to automation devices and computer technology and can improve the noise immunity of multi-channel counting and integrating devices.
Известен многоканальный счетчик импульсов (см. авторское свидетельство СССР №1170610 от 30.09.1983, «Многоканальный счетчик импульсов», А.А. Сенюта, А.Г. Далингер и Н.И. Левашев, опубликовано 30.07.1985 г., БИ №28), содержащий сумматор, оперативное запоминающее устройство, блок начальной установки, устройство управления, буферное запоминающее устройство, RS-триггер, коммутирующий элемент и буферный регистр. Информационный вход сумматора соединен с входом оперативного запоминающего устройства. Один вход сумматора соединен с первым выходом блока начальной установки, второй выход которого соединен с другим информационным входом сумматора. Первый вход блока начальной установки соединен с шиной начальной установки, а второй вход через буферный регистр соединен с выходом оперативного запоминающего устройства. Управляющие выходы устройства управления соединены соответственно с управляющими входами буферного запоминающего устройства, блока начальной установки, оперативного запоминающего устройства, коммутирующего элемента, буферного регистра и входом сброса RS-триггера. Тактовый вход устройства управления соединен с тактовой шиной, а информационные шины подключены к информационным входам буферного запоминающего элемента, выход которого соединен с входом установки RS-триггера. Выход RS-триггера соединен с входом переноса сумматора и первым входом коммутирующего элемента, второй вход которого соединен с дополнительным выходом блока начальной установки. Выход коммутирующего элемента соединен с входом записи оперативного запоминающего устройства. Выход переполнения сумматора соединен с входом переполнения блока начальной установки и с выходной шиной переполнения. Адресный вход устройства управления соединен с адресным входом оперативного запоминающего устройства и выходной адресной шиной.The multi-channel pulse counter is known (see USSR author's certificate No. 1170610 of 09/30/1983, "The multi-channel pulse counter", A. A. Senyut, A. G. Dalinger and N. I. Levashev, published July 30, 1985, BI No. 28) comprising an adder, random access memory, an initial installation unit, a control device, a buffer memory, an RS trigger, a switching element, and a buffer register. The information input of the adder is connected to the input of random access memory. One input of the adder is connected to the first output of the initial installation unit, the second output of which is connected to another information input of the adder. The first input of the initial installation unit is connected to the initial installation bus, and the second input through the buffer register is connected to the output of random access memory. The control outputs of the control device are connected respectively to the control inputs of the buffer memory, the initial installation unit, random access memory, switching element, the buffer register and the reset input of the RS flip-flop. The clock input of the control device is connected to the clock bus, and the information buses are connected to the information inputs of the buffer memory element, the output of which is connected to the input of the RS-trigger setting. The output of the RS-trigger is connected to the transfer input of the adder and the first input of the switching element, the second input of which is connected to the additional output of the initial installation unit. The output of the switching element is connected to the recording input of random access memory. The overflow output of the adder is connected to the overflow input of the initial installation unit and to the overflow output bus. The address input of the control device is connected to the address input of the random access memory and the output address bus.
Недостатком данного устройства является низкая помехоустойчивость, что связано с большой ценой сбоя при совпадении помехи с моментом переключения счетчика.The disadvantage of this device is the low noise immunity, which is associated with a high cost of failure when the interference coincides with the moment of switching the counter.
Известен многоканальный счетчик импульсов (см. патент РФ №2152685 от 19.01.1999, «Многоканальный счетчик импульсов», Л.Б. Егоров, И.В. Цетлин, опубликовано 10.07.2000, БИ №19), содержащий блок оперативного запоминающего устройства (ОЗУ), блок начальной установки, устройство управления, триггер четности, триггер переноса, N элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, N элементов ИЛИ, N элементов ИЛИ-НЕ, шину начальной установки и шину адреса. Блок ОЗУ выполнен в виде N ячеек ОЗУ, адресные входы которых соединены с шиной адреса, входы выборки соединены с управляющим входом блока начальной установки, а первые входы записи ячеек соединены со вторым входом блока начальной установки и шиной записи. Первые информационные входы ячеек ОЗУ соединены с соответствующими информационными выходами блока начальной установки, второй информационный вход и прямой выход каждой ячейки соединены соответственно с первым и вторым входами соответствующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй вход записи ячеек - с выходом соответствующего элемента ИЛИ-НЕ. Инверсный выход каждой i-й ячейки, кроме последней, соединен с первым входом (i+1)-го элемента ИЛИ-НЕ. Первый вход каждого i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, кроме последнего, соединен с выходом (i+1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Первый вход последнего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым выходом устройства управления, а выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом устройства управления и информационным входом триггера четности, тактовый вход и выход которого соединены соответственно со вторым и третьим входами устройства управления. Шина признака старшей строки и тактовая шина соединены соответственно со вторым и четвертым входами устройства управления, второй и третий выходы которого соединены с первыми входами первых элементов ИЛИ и ИЛИ-НЕ соответственно. Вторые входы первых элементов ИЛИ и ИЛИ-НЕ соединены с четвертым входом устройства управления. Прямой выход каждой i-ой ячейки, кроме последней, соединен с первым входом (i+1)-го элемента ИЛИ, второй вход которого соединен с выходом i-го элемента ИЛИ и вторым входом (i+1)-го элемента ИЛИ-НЕ. Выход последнего элемента ИЛИ соединен с информационным входом триггера переноса, тактовый вход которого соединен с шиной признака младшей строки, а выход - с пятым входом устройства управления. Шина выборки и шина блокировки соединены соответственно с третьим и четвертым входами блока начальной установки.Known multi-channel pulse counter (see RF patent No. 2152685 from 01/19/1999, "Multi-channel pulse counter", LB Egorov, IV Tsetlin, published 10.07.2000, BI No. 19), containing a block of random access memory ( RAM), the initial installation unit, the control device, the parity trigger, the transfer trigger, N elements EXCLUSIVE OR, N elements OR, N elements OR NOT, the initial setup bus and the address bus. The RAM block is made in the form of N RAM cells, the address inputs of which are connected to the address bus, the sampling inputs are connected to the control input of the initial installation block, and the first inputs of the cell recordings are connected to the second input of the initial installation block and the write bus. The first information inputs of the RAM cells are connected to the corresponding information outputs of the initial installation unit, the second information input and the direct output of each cell are connected respectively to the first and second inputs of the corresponding EXCLUSIVE OR element, and the second input of the cell entries is connected to the output of the corresponding OR-NOT element. The inverse output of each i-th cell, except for the last, is connected to the first input of the (i + 1) -th OR-NOT element. The first input of each i-th element of EXCLUSIVE OR, except for the last, is connected to the output of the (i + 1) -th element of EXCLUSIVE OR. The first input of the last EXCLUSIVE OR element is connected to the first output of the control device, and the output of the first EXCLUSIVE OR element is connected to the first input of the control device and the information input of the parity trigger, the clock input and output of which are connected respectively to the second and third inputs of the control device. The high line flag and the clock bus are connected respectively to the second and fourth inputs of the control device, the second and third outputs of which are connected to the first inputs of the first elements OR and NOT, respectively. The second inputs of the first elements OR and OR are NOT connected to the fourth input of the control device. The direct output of each i-th cell, except the last, is connected to the first input of the (i + 1) th OR element, the second input of which is connected to the output of the i-th OR element and the second input of the (i + 1) th OR-NOT element . The output of the last OR element is connected to the information input of the transfer trigger, the clock input of which is connected to the low line attribute bus, and the output to the fifth input of the control device. The sampling bus and the lock bus are connected respectively to the third and fourth inputs of the initial installation block.
Недостатком данного устройства является низкая помехоустойчивость в режиме ОЗУ (шина начальной установки используется в этом режиме в качестве шины данных), так как код Грея защищает информацию от помех только в счетных каналах и не защищает в других каналах ОЗУ.The disadvantage of this device is the low noise immunity in RAM mode (the initial installation bus is used as a data bus in this mode), since the Gray code protects information from interference only in counting channels and does not protect in other RAM channels.
Вышеуказанное устройство является наиболее близким по технической сущности к заявляемому устройству и поэтому выбрано в качестве прототипа.The above device is the closest in technical essence to the claimed device and therefore is selected as a prototype.
Достигаемым техническим результатом является повышение помехоустойчивости устройства во всех режимах его работы.Achievable technical result is to increase the noise immunity of the device in all modes of its operation.
Указанный технический результат достигается тем, что в многоканальном счетчике импульсов, содержащем первое оперативное запоминающее устройство, устройство управления, подключенное к тактовой шине, первый триггер четности, первый, второй и третий элементы ИЛИ, первые входы которых объединены и подключены к шине блокировки, второй вход первого элемента ИЛИ соединен с первым выходом устройства управления, новым является то, что дополнительно введены второй и третий триггеры четности, автономный источник питания, второе оперативное запоминающее устройство, первый и второй выводы которого соединены с первым и вторым выводами первого оперативного запоминающего устройства и первым и вторым выводами автономного источника питания, соответственно, второй и третий выходы устройства управления соединены со вторыми входами второго и третьего элементов ИЛИ соответственно, выход последнего из которых соединен с первыми входами первого, второго и третьего триггеров четности, вторые входы которых объединены и подключены к первому выводу автономного источника питания, второй вывод которого соединен с третьими входами первого, второго и третьего триггеров четности, группы информационных выводов и адресных выходов устройства управления соединены с группами информационных выводов и адресных входов соответственно первого и второго оперативных запоминающих устройств, входы блокировки которых соединены с выходами первого и второго элементов ИЛИ соответственно, первый, второй и третий выводы из группы информационных выводов устройства управления подключены к информационным выводам первого, второго и третьего триггеров четности соответственно, выход записи и выход выборки устройства управления подключены соответственно к входам записи и входам выборки первого и второго оперативных запоминающих устройств и первого, второго и третьего триггеров четности, вход блокировки устройства управления соединен с шиной блокировки.The specified technical result is achieved in that in a multi-channel pulse counter containing a first random access memory, a control device connected to a clock bus, a first parity trigger, first, second and third elements OR, the first inputs of which are combined and connected to the lock bus, the second input the first OR element is connected to the first output of the control device, the new one is that the second and third parity triggers, an autonomous power supply, and a second operational input are additionally introduced a measuring device, the first and second conclusions of which are connected to the first and second conclusions of the first random access memory and the first and second conclusions of the autonomous power source, respectively, the second and third outputs of the control device are connected to the second inputs of the second and third elements OR, respectively, the output of the last of which connected to the first inputs of the first, second and third parity triggers, the second inputs of which are combined and connected to the first output of an autonomous power source, the second you One of which is connected to the third inputs of the first, second, and third parity triggers, groups of information outputs and address outputs of the control device are connected to groups of information outputs and address inputs of the first and second random access memory devices, the lock inputs of which are connected to the outputs of the first and second elements OR, respectively , the first, second and third conclusions from the group of information terminals of the control device are connected to the information terminals of the first, second and third t iggerov parity respectively, and output the recording control unit sampling output connected respectively to the inputs of the recording and sample inputs of the first and second random access memory and the first, second and third parity triggers the control device is connected to blocking input bus lock.
Указанная совокупность существенных признаков позволяет повысить помехоустойчивость многоканального счетчика импульсов во всех режимах его работы за счет дублирования ОЗУ с поочередным обращением к ним и защиты информации, хранящейся в ОЗУ, с помощью кода Хэмминга, а также за счет мажоритарного дублирования признака четности обращений к ОЗУ.The indicated set of essential features makes it possible to increase the noise immunity of a multichannel pulse counter in all modes of its operation due to duplication of RAM with alternate access to them and protection of information stored in RAM using a Hamming code, as well as due to majority duplication of the sign of parity of accesses to RAM.
На фигуре приведена схема многоканального счетчика импульсов.The figure shows a diagram of a multi-channel pulse counter.
Многоканальный счетчик импульсов содержит первое оперативное запоминающее устройство (ОЗУ) 1, устройство управления 2, подключенное к тактовой шине 3, первый триггер четности 4, первый 5, второй 6 и третий 7 элементы ИЛИ, первые входы которых объединены и подключены к шине блокировки 8. Второй вход первого элемента ИЛИ 5 соединен с первым выходом устройства управления 2. Второй 9 и третий 10 триггеры четности, автономный источник питания 11, второе ОЗУ 12, первый и второй выводы которого соединены с первым и вторым выводами ОЗУ 1 и первым и вторым выводами автономного источника питания 11, соответственно. Второй и третий выходы устройства управления 2 соединены со вторыми входами соответственно второго 6 и третьего 7 элементов ИЛИ, выход последнего из которых соединен с первыми входами 4, 9 и 10 триггеров четности, вторые входы которых объединены и подключены к первому выводу автономного источника питания 11, второй вывод которого соединен с третьими входами 4, 9 и 10 триггеров четности. Группы информационных выводов и адресных выходов устройства управления 2 соединены с группами информационных выводов и адресных входов соответственно первого 1 и второго 12 ОЗУ, входы блокировки которых соединены с выходами соответственно 5 и 6 элементов ИЛИ. Первый, второй и третий выводы из группы информационных выводов устройства управления 2 подключены к информационным выводам соответственно 4, 9 и 10 триггеров четности. Выход записи и выход выборки устройства управления 2 подключены соответственно к входам записи и входам выборки первого 1 и второго 12 ОЗУ и 4, 9 и 10 триггеров четности. Вход блокировки устройства управления 2 соединен с шиной блокировки 8.A multi-channel pulse counter contains a first random access memory (RAM) 1, a control device 2 connected to a clock bus 3, a first parity trigger 4, a first 5, a second 6 and a third 7 OR elements, the first inputs of which are combined and connected to the lock bus 8. The second input of the first element OR 5 is connected to the first output of the control device 2. The second 9 and third 10 parity triggers, autonomous power supply 11, second RAM 12, the first and second conclusions of which are connected to the first and second conclusions of RAM 1 and the first and second output Damaged autonomous power supply 11, respectively. The second and third outputs of the control device 2 are connected to the second inputs of the second 6 and third 7 OR elements, respectively, the output of the last of which is connected to the first inputs 4, 9 and 10 of the parity triggers, the second inputs of which are combined and connected to the first output of the autonomous power source 11, the second output of which is connected to the third inputs of 4, 9 and 10 parity triggers. The groups of information outputs and address outputs of the control device 2 are connected to the groups of information outputs and address inputs of the first 1 and second 12 RAM, respectively, the interlock inputs of which are connected to the outputs of 5 and 6 OR elements, respectively. The first, second and third conclusions from the group of information terminals of the control device 2 are connected to the information terminals of 4, 9 and 10 parity triggers, respectively. The write output and sample output of the control device 2 are connected respectively to the recording inputs and sample inputs of the first 1 and second 12 RAM and 4, 9 and 10 parity triggers. The lock input of the control device 2 is connected to the lock bus 8.
Многоканальный счетчик импульсов (см. Фигуру) работает следующим образом.A multi-channel pulse counter (see. Figure) works as follows.
Ячейки ОЗУ 1 и 12, а также триггеры четности 4, 9 и 10 наиболее чувствительны к помехам в моменты переключения, более устойчивы к помехам в режиме хранения информации, а их наибольшая помехоустойчивость достигается в состоянии блокировки, когда триггерные структуры ОЗУ и триггеры четности отключены от выводов микросхем, в которых они расположены. Устройство 2 управления выполнено в виде микроконтроллера, который выполняет программу, реализующую функции многоканального счета импульсов, интегрирования и других вычислений с использованием результатов счета. Результаты счета и промежуточных вычислений запоминаются и в первом 1 и во втором 12 ОЗУ, но обращение к указанным ОЗУ производится поочередно в разные промежутки времени. Таким образом, в любой момент времени хотя бы одно ОЗУ находится в заблокированном состоянии, в котором оно обладает наивысшей помехоустойчивостью. Между обращениями к ОЗУ изменяется состояние триггеров четности 4, 9 и 10 свидетельствующее о том, к первому 1 или второму 12 ОЗУ будет производиться следующее обращение устройства управления 2.RAM cells 1 and 12, as well as parity triggers 4, 9 and 10, are most sensitive to interference at switching times, more resistant to interference in the information storage mode, and their maximum noise immunity is achieved in the locked state when the RAM trigger structures and parity triggers are disconnected from microcircuit pins in which they are located. The control device 2 is made in the form of a microcontroller, which executes a program that implements the functions of multi-channel pulse counting, integration, and other calculations using the counting results. The results of the count and intermediate calculations are stored in the first 1 and second 12 RAM, but the access to the specified RAM is made alternately at different intervals. Thus, at any time, at least one RAM is in a locked state, in which it has the highest noise immunity. Between calls to RAM, the state of parity triggers 4, 9, and 10 changes, indicating that the next call to control device 2 will be made to the first 1 or second 12 RAM.
Во время действия помехи на шину блокировки 8 поступает сигнал от датчиков помех по схеме ИЛИ. В качестве датчиков помех могут использоваться датчик провала напряжения питания (супервизор), датчик электромагнитной наводки (антенна) и т.п. Набор датчиков помех зависит от условий применения (помеховой обстановки) многоканального счетчика импульсов. Таким образом, во время действия помехи на выходах элементов ИЛИ 5, 6 и 7 формируются сигналы блокировки первого 1 и второго 12 ОЗУ и триггеров четности 4, 9 и 10. Сохранность информации в указанных устройствах в заблокированном состоянии обеспечивается питанием этих устройств от автономного источника питания 11, в качестве которого используется аккумулятор, обладающий высокой устойчивостью к помехам любого типа.During the operation of the interference on the blocking bus 8 receives a signal from the interference sensors according to the OR circuit. As interference sensors, a power failure sensor (supervisor), an electromagnetic pickup sensor (antenna), etc. can be used. The set of interference sensors depends on the application conditions (interference environment) of the multi-channel pulse counter. Thus, during the action of interference at the outputs of the OR elements 5, 6 and 7, blocking signals of the first 1 and second 12 RAM and parity triggers 4, 9 and 10 are generated. Information is stored in these devices in the locked state by the power of these devices from an autonomous power source 11, which is used as a battery having high resistance to interference of any type.
После окончания действия помехи, устройство управления 2 считывает информацию из триггеров четности 4, 9 и 10, обрабатывает ее по мажоритарному принципу и определяет, к какому ОЗУ должно производиться следующее обращение.After the end of the interference, the control device 2 reads the information from the parity triggers 4, 9 and 10, processes it according to the majority principle and determines which RAM the next call should be made to.
Схема заявляемого устройства позволяет также парировать не только одиночные сбои триггерных структур ОЗУ 1 и 12 и триггеров четности 4, 9 и 10, но и их одиночные отказы, происходящие с вероятностью q. Так как отказ триггерной структуры является событием независимым (не зависит от отказа других триггерных структур), то вероятность отказа двух и более триггерных структур равна соответствующей степенной функции qn (где n - число отказавших триггерных структур). Таким образом, наиболее вероятен отказ одиночной триггерной структуры. Вероятностью отказа двух и более триггерных структур можно пренебречь в силу ее пренебрежимо малого значения (например, если q=0.0001, то q2=0,00000001). Информация, хранящаяся в ОЗУ 1 и 12, защищается кодом Хэмминга, позволяющим обнаруживать и исправлять одиночные ошибки. Информация, хранящаяся в триггерах четности 4, 9 и 10, защищена мажоритарной функцией, которая тоже исправляет одиночную ошибку.The scheme of the claimed device also allows you to fend off not only single failures of the trigger structures of RAM 1 and 12 and parity triggers 4, 9 and 10, but also their single failures occurring with probability q. Since the failure of the trigger structure is an independent event (it does not depend on the failure of other trigger structures), the probability of failure of two or more trigger structures is equal to the corresponding power function q n (where n is the number of failed trigger structures). Thus, a single trigger structure failure is most likely. The failure probability of two or more trigger structures can be neglected due to its negligible value (for example, if q = 0.0001, then q 2 = 0.00000001). The information stored in RAM 1 and 12 is protected by a Hamming code, which allows to detect and correct single errors. The information stored in parity triggers 4, 9 and 10 is protected by a majority function, which also corrects a single error.
Проведено макетирование многоканального счетчика импульсов с использованием микросхем 1620РУ6У в качестве ОЗУ. Остальная часть устройства реализована на базе микросхемы БМК 5517ВЦ2У. Испытания макета в условиях действия различных помех подтвердили работоспособность заявляемого устройства и его практическую ценность.A multi-channel pulse counter was mocked up using 1620RU6U microcircuits as RAM. The rest of the device is based on the BMK 5517VTs2U chip. Tests of the layout under various interference conditions confirmed the operability of the claimed device and its practical value.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014103229/08A RU2538342C1 (en) | 2014-01-30 | 2014-01-30 | Multichannel pulse counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014103229/08A RU2538342C1 (en) | 2014-01-30 | 2014-01-30 | Multichannel pulse counter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2538342C1 true RU2538342C1 (en) | 2015-01-10 |
Family
ID=53288044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2014103229/08A RU2538342C1 (en) | 2014-01-30 | 2014-01-30 | Multichannel pulse counter |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2538342C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2792970C1 (en) * | 2022-12-27 | 2023-03-28 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Михайловская военная артиллерийская академия" Министерства обороны Российской Федерации | Pulse counter for a digital range finder |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US978358A (en) * | 1909-12-29 | 1910-12-13 | Willis H Colby | Tool-chest. |
| RU2152685C1 (en) * | 1999-01-19 | 2000-07-10 | Российский Федеральный Ядерный Центр-Всероссийский Научно-исследовательский Институт Экспериментальной Физики | Multiple-channel pulse counter |
| US6504876B1 (en) * | 1998-09-17 | 2003-01-07 | Nec Corporation | Pulse signal generating apparatus and pulse signal generating method |
| US8253463B1 (en) * | 2010-03-10 | 2012-08-28 | Altera Corporation | Pulse width control circuitry |
-
2014
- 2014-01-30 RU RU2014103229/08A patent/RU2538342C1/en active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US978358A (en) * | 1909-12-29 | 1910-12-13 | Willis H Colby | Tool-chest. |
| US6504876B1 (en) * | 1998-09-17 | 2003-01-07 | Nec Corporation | Pulse signal generating apparatus and pulse signal generating method |
| RU2152685C1 (en) * | 1999-01-19 | 2000-07-10 | Российский Федеральный Ядерный Центр-Всероссийский Научно-исследовательский Институт Экспериментальной Физики | Multiple-channel pulse counter |
| US8253463B1 (en) * | 2010-03-10 | 2012-08-28 | Altera Corporation | Pulse width control circuitry |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2792970C1 (en) * | 2022-12-27 | 2023-03-28 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Михайловская военная артиллерийская академия" Министерства обороны Российской Федерации | Pulse counter for a digital range finder |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10606696B2 (en) | Internally-generated data storage in spare memory locations | |
| SG10201900023RA (en) | Semiconductor Memory Devices, Memory Systems And Methods Of Operating Semiconductor Memory Devices | |
| US8448042B2 (en) | Data processing device and a method for error detection and error correction | |
| ATE553539T1 (en) | CLOCK MODE DETERMINATION IN A MEMORY SYSTEM | |
| US9583216B2 (en) | MBIST device for use with ECC-protected memories | |
| US9111642B2 (en) | Non-volatile memory device and electronic apparatus | |
| US20190056874A1 (en) | System and method for preserving data in volatile memory | |
| US10727965B2 (en) | System and method for time stamp synchronization | |
| US9400708B2 (en) | Integrated circuit and method of detecting a data integrity error | |
| RU2538342C1 (en) | Multichannel pulse counter | |
| JP2014052781A (en) | Fpga monitoring control circuit | |
| US11131706B2 (en) | Degradation monitoring of semiconductor chips | |
| EP2864886B1 (en) | Control of microprocessors | |
| CN103514071A (en) | Nondestructive internal storage online testing method | |
| WO2017219787A1 (en) | System with attack protection structure | |
| US8984347B2 (en) | Real-time trigger sequence checker | |
| RU2411568C2 (en) | Device for information display | |
| JP2013206078A (en) | Check device, memory system with command check function, and method | |
| RU2565474C1 (en) | Test control device | |
| SU1005060A2 (en) | Device for checking command memory-processor data channel | |
| SU1550588A2 (en) | Device for monitoring permanent memory | |
| SU1010651A1 (en) | Memory device having self-testing capability | |
| JP5930234B2 (en) | Nonvolatile storage device, electronic device | |
| SU434631A1 (en) | MAJOR-RESERVED PULSE DEVICE | |
| SU572850A2 (en) | Device for storing information in working memory |