RU2531122C1

RU2531122C1 - Manufacturing method of semiconductor device

Info

Publication number: RU2531122C1
Application number: RU2013117967/28A
Authority: RU
Inventors: Владимир Иванович Бойко; Борис Михайлович Бубукин; Александр Николаевич Кастрюлев; Борис Георгиевич Рязанцев
Original assignee: Открытое Акционерное Общество "Воронежский Завод Полупроводниковых Приборов-Сборка"
Priority date: 2013-04-18
Filing date: 2013-04-18
Publication date: 2014-10-20

Abstract

FIELD: electricity.

SUBSTANCE: in the manufacturing method for a semiconductor device at semiconductor substrate of the first type of conductivity gate dielectric, gate electrode and interlayer isolation over the gate electrode are made, then in windows of the gate electrode by ion-implantation method and thermal diffusion method channel area and source area are made with the second and first type of conductivity respectively, contacts of the metal source are opened with source and channel diffusion areas located in the middle of the gate electrode windows in the layer of silicone at the depth exceeding depth of the source areas, and contacts of the metal gate electrode are opened through interlayer dielectric to polysilicon gate electrode using the single photoresist mask in the single plasmachemical process of silicone oxide and silicone etching by selection of etching rate for oxide over the gate and etching rate for silicone. The ration of vertical etching rate of silicone oxide to horizontal etching rate is not less than 3.

EFFECT: improving the degree of integration due to reduction lateral oxide overetching in contacts.

2 cl, 1 dwg

Description

Изобретение относится к микроэлектронике, а именно к области силовых полупроводниковых приборов, в частности к силовым БТИЗ и ДМОП транзисторам.The invention relates to microelectronics, and in particular to the field of power semiconductor devices, in particular to power IGBTs and DMOS transistors.

Известен патент РФ №2066501, Акционерного общества «Кремний» по заявке №93028956 от 01.06.1993 г. «СПОСОБ ИЗГОТОВЛЕНИЯ МОЩНЫХ ВЫСОКОВОЛЬТНЫХ ДИОДОВ ШОТТКИ». Изобретение относится к технологии изготовления приборов с барьером Шоттки. Сущность изобретенного способа заключается в том, что при травлении кремния над углублением не создается козырек слоя окисла. При этом наносится только один барьерный слой металла по всей поверхности углубления, а травление кремния проводят плазмохимическим (ПХТ) способом. При травлении выбираются следующие соотношения скоростей травления окисла Vтр.SiO₂ и кремния Vтр.Si:Known patent of the Russian Federation No. 2066501, Joint Stock Company "Silicon" on the application No. 93028956 from 06/01/1993, "METHOD FOR PRODUCING POWERFUL HIGH-VOLTAGE SCHOTKA DIODES". The invention relates to the technology of manufacturing devices with a Schottky barrier. The essence of the invented method lies in the fact that when etching silicon over the recess, a peak of the oxide layer is not created. In this case, only one barrier layer of metal is applied over the entire surface of the recess, and silicon etching is carried out by the plasma-chemical (PCT) method. During etching, the following ratios of the etching rates of oxide Vtr SiO ₂ and silicon Vtr Si are selected:

Vтр.SiO₂≥ Vтр.Si/K×sinα,Vtr SiO ₂ ≥ Vtr Si / K × sinα,

где K - коэффициент изотропности при травлении углубления в кремнии, α - угол наклона диэлектрика к кремнию, образованного при травлении окна.where K is the isotropy coefficient during etching of a depression in silicon, α is the angle of inclination of the dielectric to silicon formed during window etching.

К недостатку известного способа изготовления полупроводникового прибора по патенту РФ №2066501 относится то, что он основан на различии горизонтальных скоростей травления SiO₂ и Si и предназначен только для использования при изготовлении высоковольтных диодов Шоттки.The disadvantage of the known method of manufacturing a semiconductor device according to the patent of the Russian Federation No. 2066501 is that it is based on the difference in the horizontal etching rates of SiO ₂ and Si and is intended only for use in the manufacture of high-voltage Schottky diodes.

Наиболее близким к заявляемому решению (прототипом) является патент РФ №2431905, ОАО «ВЗПП-С», «СПОСОБ ИЗГОТОВЛЕНИЯ ПОЛУПРОВОДНИКОВОГО ПРИБОРА» по заявке №2010130990 от 23.07.2010 г. В «Способе изготовления полупроводникового прибора», описанном в изобретении №2431905, на полупроводниковой подложке первого типа проводимости создают подзатворный диэлектрик, затворный электрод и межслойную изоляцию над затворным электродом в едином фотолитографическом процессе плазмохимическим травлением, далее в окнах затворного электрода создают методами ионной имплантации и термической диффузии канальную и истоковую области второго и первого типа проводимости соответственно и, после формирования боковой изоляции, вскрываются контакты к электроду затвора в межслойной изоляции и контакты к истоковой и канальной областям в слое кремния, причем контакты вскрываются следующим способом: создают контакт металлического истока с истоковыми и канальными областями путем вытравливания полупроводника плазменным способом через отверстия в маске фоторезиста, располагающиеся в середине окон затворного электрода, на глубину, превышающую глубину истоковых областей, а следом травят жидкостным способом окисел кремния для создания контактов к затворному электроду с использованием той же фоторезистивной маски над затворным электродом с последующим ионным легированием примесью того же типа, что и канальные области с концентрацией примесей, в 30-100 раз превышающей канальную, или создают контакт металлического истока с истоковыми и канальными областями путем вытравливания полупроводника плазменным способом через отверстия в маске фоторезиста, располагающиеся в середине окон затворного электрода, на глубину, превышающую глубину истоковых областей с последующим ионным легированием примесью того же типа, что и канальные области с концентрацией примесей, в 30-100 раз превышающей канальную, после чего травят жидкостным способом окисел кремния для создания контактов к затворному электроду с использованием той же фоторезистивной маски над затворным электродом.Closest to the claimed solution (prototype) is RF patent No. 2431905, OAO VZPP-S, "METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE" by application No. 2013030990 of 07.23.2010, in the "Method for manufacturing a semiconductor device" described in invention No. 2431905 , a gate dielectric, a gate electrode, and interlayer insulation above the gate electrode in a single photolithographic process by plasma-chemical etching are created on a semiconductor substrate of the first type of conductivity, then they are created by ionic methods in the windows of the gate electrode of implantation and thermal diffusion, the channel and source regions of the second and first conductivity types, respectively, and, after the formation of lateral insulation, the contacts to the gate electrode in the interlayer insulation and the contacts to the source and channel regions in the silicon layer are opened, and the contacts are opened in the following way: create a metal source contact with source and channel regions by etching the semiconductor by a plasma method through the holes in the photoresist mask located in the middle of the shutter windows electrode, to a depth exceeding the depth of the source areas, and then etched with liquid method silicon oxide to create contacts to the gate electrode using the same photoresistive mask above the gate electrode, followed by ion doping with an impurity of the same type as channel regions with an impurity concentration in 30-100 times higher than the channel, or create a contact of the metal source with the source and channel regions by etching the semiconductor in a plasma way through the holes in the photoresis mask the one located in the middle of the gate electrode windows to a depth exceeding the depth of the source regions followed by ion-doping with an impurity of the same type as the channel regions with an impurity concentration 30-100 times higher than the channel region, after which silicon oxide is etched with a liquid method to create contacts to the gate electrode using the same photoresistive mask above the gate electrode.

Недостаток такого способа травления окисла и кремния заключается в использовании различных способов травления (плазмохимического и жидкостного), что приводит к удлинению технологического процесса, а при уменьшении размера окна в затворном поликремнии может приводить и к стравливанию боковой изоляции при жидкостном (изотропном) травлении окисла, т.е. ограничивает повышение степени интеграции ячеек транзисторов.The disadvantage of this method of etching oxide of silicon and silicon is the use of various etching methods (plasma-chemical and liquid), which leads to a lengthening of the process, and with a decrease in the size of the window in the gate polysilicon, can also etch side insulation during liquid (isotropic) etching of oxide, t .e. limits the increase in the degree of integration of transistor cells.

Целью заявляемого способа изготовления полупроводникового прибора является повышение степени интеграции ячеек ДМОП-транзистора и БТИЗ за счет уменьшения подтравливания бокового окисла в контактах.The purpose of the proposed method for manufacturing a semiconductor device is to increase the degree of integration of the cells of the DMOS transistor and IGBT by reducing etching of the side oxide in the contacts.

Сущностью заявленного изобретения является способ изготовления полупроводникового прибора, в котором на полупроводниковой подложке первого типа проводимости создают подзатворный диэлектрик, затворный электрод и межслойную изоляцию над затворным электродом, далее в окнах затворного электрода создают методами ионной имплантации и термической диффузии канальную и истоковую области второго и первого типа проводимости соответственно, который отличается тем, что вскрываются контакты металлического истока с истоковыми и канальными диффузионными областями, располагающимися в середине окон затворного электрода в слое кремния, на глубине - dSi, превышающей глубину истоковых областей и контакты металлического электрода затвора через межслойный диэлектрик к поликремниевому электроду затвора с использованием единой фоторезистивной маски в едином технологическом плазмохимическом процессе травления окисла кремния и кремния путем подбора селективности, при которой отношение скорости травления окисла над затвором - VSiO₂ к скорости травления кремния - VSi в истоках равно отношению толщины окисла над затвором - dSiO₂ плюс перетрав окисла - ΔdSiO₂=15÷50% от dSiO₂ к глубине травления кремния в истоках - dSi: VSiO₂/VSi=(dSiO₂+ΔdSiO₂)/dSi; при этом отношение вертикальной скорости травления SiO₂ к горизонтальной скорости травления не менее 3.The essence of the claimed invention is a method of manufacturing a semiconductor device, in which a gate insulator, a gate electrode and interlayer insulation above the gate electrode are created on a semiconductor substrate of the first type of conductivity, then channel and source regions of the second and first type are created in the windows of the gate electrode by ion implantation and thermal diffusion methods conductivity, respectively, which is characterized in that the contacts of the metal source with the source and channel differential are opened fusional regions located in the middle of the gate electrode windows in the silicon layer at a depth dSi exceeding the depth of the source regions and contacts of the gate metal electrode through the interlayer dielectric to the polysilicon gate electrode using a single photoresistive mask in a single plasma-chemical etching process of silicon oxide and silicon by selection selectivity, wherein the ratio of the etching rate of the gate oxide - VSiO ₂ to the silicon etching rate - VSi in the sources is equal otno eniyu over gate oxide thickness - dSiO ₂ plus peretrav oxide - ΔdSiO ₂ = 15 ÷ 50% of dSiO ₂ to the silicon etch depth origins - dSi: VSiO ₂ / VSi = (dSiO ₂ + ΔdSiO ₂₎ / dSi; the ratio of the vertical etching rate of SiO ₂ to the horizontal etching rate of at least 3.

На фиг.1 изображена конструкция ДМОП-транзистора, которая содержит контакты 1 металлического истока 7 с истоковыми диффузионными областями 5 и канальными диффузионными областями 6, располагающимися в середине окон затворного электрода 4 в слое кремния, на глубине - dSi, превышающей глубину истоковых областей и контакты 2 металлического электрода затвора 8 через межслойный диэлектрик 3 к поликремниевому электроду 4 затвора.Figure 1 shows the construction of a DMOS transistor, which contains the contacts 1 of the metal source 7 with the source diffusion regions 5 and channel diffusion regions 6 located in the middle of the gate electrode 4 in the silicon layer, at a depth dSi exceeding the depth of the source regions and the contacts 2 metal gate electrode 8 through the interlayer dielectric 3 to the polysilicon gate electrode 4.

При реализации изобретения контакты 1 и контакты 2 - фиг.1 - вскрывали с использованием единой фоторезистивной маски в едином технологическом плазмохимическом процессе травления окисла кремния и кремния путем подбора селективности, при которой отношение скорости травления окисла над затвором (VSiO₂) к скорости травления кремния (VSi) в истоках равно отношению толщины окисла над затвором - dSiO₂ плюс ΔdSiO₂=15÷50% от dSiO₂ к глубине травления кремния в истоках - dSi: VSiO₂/VSi=(dSiO₂+ΔdSiO₂)/dSi и отношения вертикальной скорости травления SiO₂ к горизонтальной скорости травления не менее 3.When implementing the invention, pin 1 and pin 2 - 1 - dissected using a single photoresist mask in a single process plasma-chemical etching process of silicon and silicon oxide by adjusting the selectivity, wherein the ratio of the etching rate of the gate oxide (VSiO ₂₎ to the etching rate of silicon ( VSi) at the sources is equal to the ratio of the oxide thickness above the gate - dSiO ₂ plus ΔdSiO ₂ = 15 ÷ 50% of dSiO ₂ to the depth of etching of silicon at the sources - dSi: VSiO ₂ / VSi = (dSiO ₂ + ΔdSiO ₂ ) / dSi and the vertical ratio SiO ₂ etching rate to horizontal MSE awns etching at least 3.

Предлагаемый способ основан на различии вертикальных скоростей травления SiO₂ и Si и может быть использован при изготовлении микросхем и современных многоячеистых транзисторов для одновременного травления SiO₂ и Si с целью уменьшения числа операций, повышения степени интеграции и выхода годных приборов.The proposed method is based on the difference in etching rates vertical SiO ₂ and Si, and may be used in the manufacture of microcircuits and modern multi-cell transistors for simultaneously etching SiO ₂ and Si in order to reduce the number of operations increase the degree of integration and yield of devices.

Использование предлагаемого технического решения позволило повысить степень интеграции ячеек в ДМОП-транзисторах более чем в 1,5 раза (на 2-микронном технологическом процессе, позволявшем компоновать ячейки с шагом 18,4 мкм и расстояниями между ними 10 мкм по поликремнию, при использовании предлагаемого решения с высокой точностью изготавливаются ячейки с шагом 11,6 мкм и расстоянием между ними 5,4 мкм).The use of the proposed technical solution made it possible to increase the degree of integration of cells in DMOS transistors by more than 1.5 times (on a 2-micron technological process, which made it possible to compose cells with 18.4 μm steps and 10 μm polysilicon spacing between them, using the proposed solution cells with a step of 11.6 μm and a distance between them of 5.4 μm are manufactured with high accuracy).

Claims

1. A method of manufacturing a semiconductor device in which a gate insulator, a gate electrode and interlayer insulation above the gate electrode are created on a semiconductor substrate of the first type of conductivity, then in the windows of the gate electrode channel and source regions of the second and first conductivity types are created by ion implantation and thermal diffusion, respectively characterized in that the contacts of the metal source are opened with the source and channel diffusion regions located in the middle e of the gate electrode windows in the silicon layer, at a depth dSi exceeding the depth of the source regions and the contacts of the gate metal electrode through the interlayer dielectric to the polysilicon gate electrode using a single photoresistive mask in a single plasma-chemical process of etching silicon oxide and silicon by selecting selectivity at which the ratio of the oxide etching rate above the gate - VSiO ₂ to the silicon etching rate - VSi at the sources is equal to the ratio of the oxide thickness above the gate - dSiO ₂ plus grinding equal oxide - ΔdSiO ₂ = 15 ÷ 50% of dSiO ₂ to the depth of etching of silicon in the sources - dSi: VSiO ₂ / VSi = (dSiO ₂ + ΔdSiO ₂ ) / dSi.

2. A method of manufacturing a semiconductor device according to claim 1, characterized in that the ratio of the vertical etching rate of SiO ₂ to the horizontal etching rate is at least 3.