RU2431905C1

RU2431905C1 - Method for manufacturing of semiconductor device

Info

Publication number: RU2431905C1
Application number: RU2010130990/28A
Authority: RU
Inventors: Борис Михайлович Бубукин (RU); Борис Михайлович Бубукин; Александр Николаевич Кастрюлёв (RU); Александр Николаевич Кастрюлёв; Борис Георгиевич Рязанцев (RU); Борис Георгиевич Рязанцев
Original assignee: Открытое Акционерное Общество "Воронежский Завод Полупроводниковых Приборов-Сборка"; Борис Михайлович Бубукин; Александр Николаевич Кастрюлёв; Борис Георгиевич Рязанцев
Priority date: 2010-07-23
Filing date: 2010-07-23
Publication date: 2011-10-20

Abstract

FIELD: electricity.

SUBSTANCE: in the method for manufacturing of a semiconductor device including formation of a semiconductor substrate of the first type of conductivity, a gate electrode formed above a subgate dielectric and separated with interlayer and side insulation from a metal source electrode (emitter), a channel area of the second conductivity type and a source area of the first conductivity type, formed by serial ion alloying of admixtures into windows of the specified shape in the gate electrode, and the metal source electrode, a subgate dielectric is developed, as well as a gate electrode and interlayer insulation above the gate electrode in a single photplithographic process by plasma-chemical feeble anisotropic etching with ratio of vertical and horizontal components of etching speed making (3÷5)/1.

EFFECT: reduced resistance in open condition without increasing dimensions of a crystal and improved efficiency without deterioration of other characteristics.

11 cl, 4 dwg

Description

Способ изготовления полупроводникового прибора относится к микроэлектронике, а именно к области силовых полупроводниковых приборов, в частности к силовым БТИЗ и ДМОП-транзисторам, задачей которого является снижение сопротивления в открытом состоянии R_си без увеличения размеров кристалла и повышения быстродействия без ухудшения других характеристик.A method of manufacturing a semiconductor device relates to microelectronics, and in particular to the field of power semiconductor devices, in particular to power IGBTs and DMOS transistors, the task of which is to reduce the open resistance R _s without increasing the size of the crystal and increasing speed without affecting other characteristics.

Из рассмотрения типовой конструкции ДМОП-транзистора на фиг.1, которая содержит локальный окисел 1, подзатворный диэлектрик 2, поликремниевый электрод-затвор 3, межслойный диэлектрик 4, истоковый металлический электрод 5, Р+(N+) область истока 6, N+/N- (или Р+/Р-) области истока/канала 7/8, Р-(N-) область стока 9, Р+(N+) область стока 10, область металлизации стока 11, L_и - длину истоковой области от металлизации истока до канала. Видно, что R_си состоит из сопротивления контактов Al (или другой) металлизации к кремниевому истоку R_ки, сопротивления истоковой области R_и (длиной L_и), сопротивления канала R_кан, сопротивления эпитаксиальной пленки R_эпи, сопротивления подложки R_п и сопротивления стокового контакта к металлизации подложки R_кс. Быстродействие, в свою очередь, частично определяется емкостью затвора относительно истока, а также другими элементами, которые в рассматриваемом изобретении не подвергались изменениям.From a consideration of the typical design of the DMOS transistor in FIG. 1, which contains a local oxide 1, a gate insulator 2, a polysilicon gate electrode 3, an interlayer dielectric 4, a source metal electrode 5, P + (N +) source region 6, N + / N- (or P + / P-) source / channel region 7/8, P- (N-) drain region 9, P + (N +) drain region 10, drain metallization region 11, L _and - length of the source region from source metallization to channel. It is seen that R _B is composed of the contact resistance Al (or other) metallizing a silicon source of the R _ki, the resistance of the source region R _{and the} (length L _u), the channel resistance R _Ch, resistance epitaxial film R _epi, R _f substrate resistance and the drain resistance contact to the metallization of the substrate R _x . The speed, in turn, is partially determined by the shutter capacity relative to the source, as well as by other elements that have not been changed in the present invention.

Так как R_эпи и R_кан ограничиваются снизу пробивным напряжением, a R_п и R_кс выбираются минимальными в пределах возможностей имеющегося оборудования, то для снижения R_си остается только попытаться снизить R_и и R_ки. Обе эти величины взаимосвязаны друг с другом. Так увеличение горизонтальных размеров контактов без изменения шага ячеек приводит к автоматическому уменьшению длины истоковой области, и, следовательно, к снижению как R_и, так и R_ки. Но имеется определенный допуск в пределах такого способа увеличения размеров контактов и уменьшения длины истоковой области. В основном этот допуск определяется используемым для силовых приборов оборудованием, который составляет около 1,5÷2,0 мкм, что недостаточно.Since R _ep and R _{kan are} limited from below by breakdown voltage, and R _p and R _kc are chosen to be minimal within the limits of the capabilities of the existing equipment, to reduce R _{si, it} remains only to try to lower R _and and R _ki . Both of these quantities are interconnected. Since the increase of horizontal contact without altering the pitch mesh size leads to an automatic decrease in the length of the source region, and hence to reduce both R _and R and _ki. But there is a certain tolerance within this method of increasing the size of the contacts and reducing the length of the source region. Basically, this tolerance is determined by the equipment used for power devices, which is about 1.5 ÷ 2.0 microns, which is not enough.

Максимальное уменьшение R_и и R_ки возможно при увеличении размеров-контактов до краев межслойной изоляции по бокам затворов - фиг.2, которая содержит поликремниевый электрод-затвор 3, межслойный диэлектрик 4, истоковый металлический электрод 5, Р+(N+) область истока 6, N+/N- (или Р+/Р-) области истока/канала 7/8, Р-(N-) область стока 9, Р+(N+) область стока 10, область металлизации стока 11, L_и - длину истоковой области от металлизации истока до канала. Но простым увеличением размеров контактов этого делать нельзя из-за предельных допусков на рассовмещение и растравливание межслойной изоляции, которые в сумме могут превышать толщину боковой межслойной изоляции затворов, что может приводить к резкому снижению процента выхода годных транзисторов из-за замыкания затвора с истоком.The maximum reduction of R _and and R _{ki is} possible with increasing contact sizes to the edges of the interlayer insulation on the sides of the gates - figure 2, which contains a polysilicon electrode-gate 3, an interlayer dielectric 4, a source metal electrode 5, P + (N +) source area 6 , N + / N- (or P + / P-) source / channel region 7/8, P- (N-) drain region 9, P + (N +) drain region 10, drain metallization region 11, L _and - source length areas from metallization of the source to the channel. But this cannot be done simply by increasing the size of the contacts because of the extreme tolerances for misregistration and etching of the interlayer insulation, which in total can exceed the thickness of the lateral interlayer insulation of the gates, which can lead to a sharp decrease in the percentage of suitable transistors due to the closure of the gate with the source.

Наилучшим решением для такого предельного увеличения контактов и уменьшения длины истоковой области L_и было бы использование технологии с боковой изоляцией затворного поликремния - фиг.3, которая содержит поликремниевый электрод-затвор 3, межслойный диэлектрик 4, истоковый металлический электрод 5, Р+(N+) область истока 6, N+/N- (или Р+/Р-) области истока/канала 7/8, Р-(N-) область стока 9, Р+(N+) область стока 10, область металлизации стока 11, боковую изоляцию 12 затворов, L_и - длину истоковой области от металлизации истока до канала, L_зи - перекрытие затвором истока. В данном случае боковая изоляция затворного поликремния создается за счет отдельного технологического процесса.The best solution for increasing this limiting contacts and reduce the length of the source region _and L would be to use technology with lateral insulated gate polysilicon - 3, which comprises a polysilicon gate electrode 3, an interlayer insulator 4, the source metal electrode 5, P + (N +) source area 6, N + / N- (or P + / P-) source / channel area 7/8, P- (N-) drain area 9, P + (N +) drain area 10, drain metallization area 11, side insulation gate 12, _{L, and} - the length of the source region from the source to the channel metallization, L _{communication} - overlapping the gate om source. In this case, the lateral isolation of the gate polysilicon is created by a separate process.

Известно множество конструкций микросхем, имеющих в своей конструкции боковую изоляцию электродов-затворов. Так в патенте US 6838327 от 4.01.2005, МПК H01L 21/8238 описывается прибор и способ его изготовления, в котором в качестве затвора используется полиметалл, над которым располагается слой нитрида кремния, а по бокам с ними имеется боковая изоляция, материал которой не назван, по-видимому, потому, что основной задачей изобретения было создание высоколегированных областей стока перед созданием боковой изоляции, а в качестве бокового изолятора мог использоваться любой диэлектрик. Такая конструкция необходима авторам для снижения влияния горячих носителей в стоковой области на пороговое напряжение. Подобные задачи решаются и в патенте US5650347 от 22.07.1997, МПК H01L 21/265.There are many designs of microcircuits having in their design the side insulation of the gate electrodes. So in the patent US 6838327 from 4.01.2005, IPC H01L 21/8238 describes a device and a method for its manufacture, in which a polymetal is used as a shutter, over which there is a layer of silicon nitride, and on the sides there is a side insulation, the material of which is not named , apparently, because the main objective of the invention was to create highly alloyed drain areas before creating side insulation, and any dielectric could be used as a side insulator. This design is necessary for the authors to reduce the influence of hot carriers in the stock region on the threshold voltage. Similar problems are also solved in the patent US5650347 from 07/22/1997, IPC H01L 21/265.

При анализе других иностранных патентов был обнаружен патент JP 1020663 от 15.07.1987, МПК H01L 21/336, наиболее близко подходящий под решение поставленной задачи снижения R_си, который был взят за прототип.When analyzing other foreign patents, patent JP 1020663 dated July 15, 1987, IPC H01L 21/336 was found, which was most suitable for solving the task of reducing R _s , which was taken as a prototype.

Целью данного известного изобретения было препятствовать разрушению или загрязнению кремниевой подложки, предотвратить чрезмерное окисление материала электрода-затвора при окислении, и образовать стабильное полупроводниковое устройство с хорошей воспроизводимостью, что обеспечивалось нитридом кремния как стоп-слоем во время формирования боковой стенки и как прокладка между материалами затвора и боковой стенки. На подложке прототипа сформирована оксидная пленка, как изолирующая пленка электрода-затвора. Затем она накрывается электродом-затвором, сделанным из поликристаллического кремния с изоляционной пленкой сверху, сформированных при операции гравировки, использующей фоторезист. Далее, после того, как на всей поверхности сформирована пленка нитрида кремния, формируется пленка боковой изоляции затвора методом выращивания из паровой фазы с последующим анизотропным методом ионного травления всей поверхности для образования боковой изоляции затвора. С помощью пленки, используемой как стоп-слой при гравировке, может быть сформирована боковая изоляция затвора без разрушения или загрязнения не только подложки, но и пленки подзатворного оксида. Кроме этого эффект прокладки между материалами затвора и боковой изоляции затвора представляемый пленкой препятствует тому, чтобы электродные материалы сверхоксидировались.The purpose of this known invention was to prevent the destruction of or contamination of the silicon substrate, to prevent excessive oxidation of the gate electrode material during oxidation, and to form a stable semiconductor device with good reproducibility, which was provided by silicon nitride as a stop layer during the formation of the side wall and as a gasket between the gate materials and side wall. An oxide film is formed on the prototype substrate as an insulating film of a gate electrode. Then it is covered with a gate electrode made of polycrystalline silicon with an insulating film on top formed during an engraving operation using a photoresist. Further, after a silicon nitride film is formed on the entire surface, a film of lateral isolation of the shutter is formed by growing from the vapor phase, followed by anisotropic ion etching of the entire surface to form lateral insulation of the shutter. Using a film used as a stop layer for engraving, lateral shutter insulation can be formed without breaking or contaminating not only the substrate, but also the gate oxide film. In addition, the effect of laying between the gate materials and the side insulation of the gate represented by the film prevents the electrode materials from being over-oxidized.

Как видно из описания прототипа, при изготовлении электрода-затвора и его боковой изоляции используется анизотропное ионное травление всех слоев (стенки всех слоев вертикальные) и в качестве прослойки между боковой стенкой и поликремнием используется Si₃N₄.As can be seen from the description of the prototype, in the manufacture of the gate electrode and its side insulation, anisotropic ion etching of all layers is used (the walls of all layers are vertical) and Si ₃ N _{4 is} used as a layer between the side wall and polysilicon.

Однако при всех достоинствах приведенной технологии изготовления МОП-транзистора, использующей анизотропное ионное травление всех слоев, она обладает и одним недостатком, который имеет решающее значение при решении задачи, поставленной авторам заявленного изобретения. При анизотропном ионном травлении по технологии прототипа невозможно снизить перекрытие электродом-затвором истока.However, with all the advantages of the above technology for manufacturing a MOS transistor using anisotropic ion etching of all layers, it also has one drawback, which is crucial in solving the problem posed to the authors of the claimed invention. With anisotropic ion etching using the technology of the prototype, it is impossible to reduce the overlap of the source by the gate electrode.

Перед авторами представленного к рассмотрению изобретения стояли задачи создания технологического процесса, позволяющего до минимума сократить значение сопротивления сток-исток в открытом состоянии - R_си для ДМОП-транзисторов или Uкэ откр - напряжение коллектор-эмиттер в открытом состоянии для БТИЗ, а также получение максимального быстродействия.The authors of the invention presented for consideration were faced with the task of creating a technological process that minimizes the value of the drain-source resistance in the open state - R _si for DMOS transistors or Uke open - the collector-emitter voltage in the open state for IGBTs, as well as obtaining maximum performance .

Технический результат достигается тем, что способ изготовления полупроводникового прибора, включающий формирование полупроводниковой подложки первого типа проводимости, затворного электрода, сформированного над подзатворным диэлектриком и отделенного межслойной и боковой изоляцией от металлического электрода истока (эмиттера), канальной области второго типа проводимости и истоковой области первого типа проводимости, сформированных последовательным ионным легированием примесей в окна заданной формы в затворном электроде, металлического электрода истока, отличается тем, что создают подзатворный диэлектрик, затворный электрод и межслойную изоляцию над затворным электродом в едином фотолитографическом процессе плазмохимическим слабовыраженным анизотропным травлением с отношением вертикальной к горизонтальной, составляющей скоростей травления как (3÷5)/1, создают боковую изоляцию на боковых поверхностях затворного электрода и межслойной изоляции первым слоем из нитрида кремния толщиной от 500 А до 2000 А и вторым слоем из легированного стекловидного окисла кремния толщиной от 0,5 до 1,2 мкм, формируют нанесенную боковую изоляцию анизотропным стравливанием легированного стекловидного окисла кремния до нитрида кремния и изотропным стравливанием нитрида кремния до поверхности полупроводниковых областей истока в затворных окнах, внедряют примеси канальных и истоковых областей в полупроводниковую подложку через окна в затворном электроде перед формированием боковой изоляции или внедряют примеси канальных и истоковых областей в полупроводниковую подложку через окна в затворном электроде после формирования боковой изоляции, часть примеси истоковых областей внедряют в полупроводниковую подложку в окна в затворном электроде перед формированием боковой изоляции, а часть после формирования боковой изоляции создают контакт металлического истока с истоковыми и канальными областями путем вытравливания полупроводника плазменным способом через отверстия в маске фоторезиста, располагающиеся в середине окон затворного электрода, на глубину, превышающую глубину истоковых областей, а следом травят жидкостным способом окисел кремния для создания контактов к затворному электроду с использованием той же фоторезистивной маски над затворным электродом с последующим ионным легированием примесью того же типа, что и канальные области с концентрацией примесей, в 30-100 раз превышающей канальную, или создают контакт металлического истока с истоковыми и канальными областями путем вытравливания полупроводника плазменным способом через отверстия в маске фоторезиста, располагающиеся в середине окон затворного электрода, на глубину, превышающую глубину истоковых областей с последующим ионным легированием примесью того же типа, что и канальные области с концентрацией примесей, в 30-100 раз превышающей канальную, после чего травят жидкостным способом окисел кремния для создания контактов к затворному электроду с использованием той же фоторезистивной маски над затворным электродом, создают в качестве второго слоя под подложкой первого типа проводимости слой второго типа проводимости или создают в качестве второго слоя под подложкой первого типа проводимости слой из чередующихся областей первого и второго типа проводимости, прилегающих к вышеуказанной подложке первого типа проводимости, причем чередующиеся области первого и второго типа проводимости, прилегающие к подложке первого типа проводимости, создаются до или после изготовления полупроводникового прибора.The technical result is achieved in that a method of manufacturing a semiconductor device, comprising forming a semiconductor substrate of the first type of conductivity, a gate electrode formed above the gate dielectric and separated by an interlayer and side insulation from the metal electrode of the source (emitter), the channel region of the second type of conductivity and the source region of the first type conductivity formed by successive ionic doping of impurities into windows of a given shape in the gate electrode, metal source electrode, characterized in that they create a gate insulator, a gate electrode and interlayer insulation above the gate electrode in a single photolithographic process with a plasma-chemical weakly expressed anisotropic etching with a vertical to horizontal ratio of the etching rate component as (3 ÷ 5) / 1, they create side insulation on the side surfaces of the gate electrode and the interlayer insulation with a first layer of silicon nitride with a thickness of 500 A to 2000 A and a second layer of doped vitreous silicon oxide I with a thickness of 0.5 to 1.2 μm, the applied side insulation is formed by anisotropic etching of doped vitreous silicon oxide to silicon nitride and isotropic etching of silicon nitride to the surface of the semiconductor source regions in the gate windows, impurities of the channel and source regions are introduced into the semiconductor substrate through the windows in the gate electrode before the formation of side insulation, or impurities of the channel and source regions are introduced into the semiconductor substrate through the windows in the gate electrode after of lateral insulation, part of the impurity of the source regions is introduced into the semiconductor substrate in the windows in the gate electrode before formation of the side insulation, and part after the formation of lateral insulation, the metal source contacts the source and channel regions by etching the semiconductor by a plasma method through holes in the photoresist mask located in in the middle of the windows of the gate electrode, to a depth greater than the depth of the source regions, and then silicon oxide d I create contacts to the gate electrode using the same photoresistive mask above the gate electrode, followed by ion doping with an impurity of the same type as channel regions with an impurity concentration 30-100 times higher than the channel region, or create a metal source contact with the source and channel regions by etching the semiconductor in a plasma manner through the holes in the photoresist mask located in the middle of the gate electrode windows to a depth exceeding the depth of the source regions since by ion doping with an impurity of the same type as channel regions with an impurity concentration 30-100 times higher than the channel region, and then silicon oxide is etched with a liquid method to create contacts to the gate electrode using the same photoresist mask above the gate electrode, the second layer under the substrate of the first type of conductivity, the layer of the second type of conductivity or create as a second layer under the substrate of the first type of conductivity a layer of alternating regions of the first and second type conductivity adjacent to the said substrate a first conductivity type, wherein the alternating regions of first and second conductivity type adjacent to the substrate of the first conductivity type are created before or after the manufacture of the semiconductor device.

Для выполнения поставленных задач было решено на фотогравировке «Затворы» использовать способ контролируемого слабовыраженного анизотропного травления с отношением скоростей вертикальной и горизонтальной составляющих как ~4/1.To accomplish the tasks it was decided to use the shutters photo-engraving to use a method of controlled weakly expressed anisotropic etching with a ratio of the velocities of the vertical and horizontal components as ~ 4/1.

При слабовыраженном анизотропном плазмохимическом травлении межслойной изоляции и поликремния при формировании затворов с дальнейшим ионным легированием канальной примесью и истоковой примесью в сформированное отверстие - фиг.4, на которой изображены поликремниевый электрод-затвор 3, межслойный диэлектрик 4, истоковый металлический электрод 5, Р+(N+) область истока 6, N+/N- (или Р+/Р-) области истока/канала 7/8, Р-(N-) область стока 9, Р+(N+) область стока 10, область металлизации стока 11, боковую изоляцию 12 затворов, боковой нитрид кремния 13 (Si₃N₄), L_и - длину истоковой области от металлизации истока до канала, L_зи - перекрытие затвором истока, емкость электрод-затвор-исток получается гораздо меньше, чем при анизотропном травлении межслойного изолятора и поликремния, т.к. за счет контролируемого подтравливания поликремния при слабовыраженном анизотропном травлении перекрытие затвором истока получается меньше приблизительно на 30% (что можно видеть при сравнении фиг.3 с фиг.4), а следовательно, меньше и емкость электрод-затвор-исток и как следствие -повышенное быстродействие и пониженное R_си.In case of weakly pronounced anisotropic plasma-chemical etching of the interlayer insulation and polysilicon during the formation of gates with further ionic doping with a channel impurity and a source impurity into the formed hole - Fig. 4, which shows a polysilicon electrode-gate 3, an interlayer dielectric 4, a source metal electrode 5, P + ( N +) source region 6, N + / N- (or P + / P-) source / channel region 7/8, P- (N-) drain region 9, P + (N +) drain region 10, drain metallization region 11, lateral isolation gate 12, side 13 of silicon nitride (Si ₃ N _4), L _and - ling the source metallization region from the source to the channel, L _connection - gate overlap of the source, the capacitance of the electrode-gate-source obtained is much less than when the anisotropic etching of the interlayer insulator and polysilicon, as due to the controlled etching of polysilicon with a slightly pronounced anisotropic etching, the shutter overlap of the source is obtained by approximately 30% less (as can be seen when comparing Fig. 3 with Fig. 4), and therefore, the electrode-gate-source capacitance is also smaller and, as a result, increased speed and lower R _s .

Практическая проверка подтвердила правильность выбранных решений. Быстродействие изготовленных по предлагаемому способу изготовления полупроводниковых приборов оказались в ~1,3÷1,5 раза выше, чем у аналогичных полупроводниковых приборов, а R_си ниже.Practical verification confirmed the correctness of the selected solutions. The speed of semiconductor devices manufactured by the proposed method for manufacturing turned out to be ~ 1.3–1.5 times higher than that of similar semiconductor devices, and R _{si is} lower.

Claims

1. A method of manufacturing a semiconductor device, comprising forming a semiconductor substrate of a first type of conductivity, a gate electrode formed above the gate dielectric and separated by an interlayer and side insulation from the metal electrode of the source (emitter), the channel region of the second type of conductivity and the source region of the first conductivity type, formed in series ion doping of impurities into windows of a given shape in a gate electrode, a metal source electrode, characterized by m, which create gate dielectric, the gate electrode and interlayer insulation over the gate electrode in a single photolithographic process plazmohimicheskim faint anisotropic etching ratio of vertical to horizontal etching rates as the component (3 ÷ 5) / 1.

2. A method of manufacturing a semiconductor device according to claim 1, characterized in that they provide side insulation on the side surfaces of the gate electrode and interlayer insulation with a first layer of silicon nitride with a thickness of 500 to 2000 A and a second layer of doped vitreous silicon oxide with a thickness of 0.5 up to 1.2 microns.

3. A method of manufacturing a semiconductor device according to claim 1, characterized in that the deposited side insulation is formed by anisotropic etching of doped vitreous silicon oxide to silicon nitride and isotropic etching of silicon nitride to the surface of the semiconductor source regions in the gate windows.

4. A method of manufacturing a semiconductor device according to claim 1, characterized in that impurities of channel and source regions are introduced into the semiconductor substrate through windows in the gate electrode before forming side insulation.

5. A method of manufacturing a semiconductor device according to claim 1, characterized in that impurities of channel and source regions are introduced into the semiconductor substrate through the windows in the gate electrode after the formation of side insulation.

6. A method of manufacturing a semiconductor device according to claim 1, characterized in that part of the impurity of the source regions is introduced into the semiconductor substrate in the windows in the gate electrode before the formation of side insulation, and part after the formation of side insulation.

7. A method of manufacturing a semiconductor device according to claim 1, characterized in that the metal source is contacted with the source and channel regions by etching the semiconductor by a plasma method through the holes in the photoresist mask located in the middle of the gate electrode windows to a depth exceeding the depth of the source regions, and then silicon oxide is etched by a liquid method to create contacts to the gate electrode using the same photoresistive mask above the gate electrode followed by ion th doping an impurity of the same type as the channel regions with an impurity concentration is 30-100 times the channel.

8. A method of manufacturing a semiconductor device according to claim 1, characterized in that the metal source is contacted with the source and channel regions by etching the semiconductor by a plasma method through the holes in the photoresist mask located in the middle of the gate electrode windows to a depth exceeding the depth of the source regions with subsequent ion doping with an impurity of the same type as the channel regions with an impurity concentration 30-100 times higher than the channel region, after which the oxide oxide is etched with a liquid method Nia for creating contacts to the gate electrode using the same photoresist mask over the gate electrode.

9. A method of manufacturing a semiconductor device according to claim 1, characterized in that a second type of conductivity layer is created as a second layer under the substrate of the first type of conductivity.

10. A method of manufacturing a semiconductor device according to claim 1, characterized in that as a second layer under the substrate of the first type of conductivity a layer is created of alternating regions of the first and second type of conductivity adjacent to the above-mentioned substrate of the first type of conductivity.

11. A method of manufacturing a semiconductor device according to claim 1, characterized in that alternating regions of the first and second type of conductivity adjacent to the substrate of the first type of conductivity are created before or after the manufacture of the semiconductor device.