RU2521299C1 - Channel code demodulation method and device - Google Patents

Channel code demodulation method and device Download PDF

Info

Publication number
RU2521299C1
RU2521299C1 RU2012146650/08A RU2012146650A RU2521299C1 RU 2521299 C1 RU2521299 C1 RU 2521299C1 RU 2012146650/08 A RU2012146650/08 A RU 2012146650/08A RU 2012146650 A RU2012146650 A RU 2012146650A RU 2521299 C1 RU2521299 C1 RU 2521299C1
Authority
RU
Russia
Prior art keywords
output
input
inputs
logic
circuit
Prior art date
Application number
RU2012146650/08A
Other languages
Russian (ru)
Other versions
RU2012146650A (en
Inventor
Борис Александрович Савельев
Галина Владимировна Бобрышева
Анатолий Геннадьевич Убиенных
Мария Васильевна Кручинина
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Пензенский государственный университет" (ФГБОУ ВПО "Пензенский государственный университет")
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Пензенский государственный университет" (ФГБОУ ВПО "Пензенский государственный университет") filed Critical Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Пензенский государственный университет" (ФГБОУ ВПО "Пензенский государственный университет")
Priority to RU2012146650/08A priority Critical patent/RU2521299C1/en
Publication of RU2012146650A publication Critical patent/RU2012146650A/en
Application granted granted Critical
Publication of RU2521299C1 publication Critical patent/RU2521299C1/en

Links

Images

Landscapes

  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

FIELD: radio engineering, communication.
SUBSTANCE: group of inventions relates to computer engineering and communication and can be used in local area networks and external storage devices. The device comprises a clocking unit, a clock pulse generating unit, an error detection unit and a channel code conversion unit.
EFFECT: high reliability of reception.
8 cl, 7 dwg

Description

Предлагаемое изобретение относится к вычислительной технике и сетям связи и может быть использовано в локальных вычислительных сетях и внешних запоминающих устройствах.The present invention relates to computer technology and communication networks and can be used in local area networks and external storage devices.

Известен способ (US №5.408.453, G11B 7/09,1995) и аппаратура для записи, чтения и стирания информации на оптический диск, закодированной канальным кодом. Согласно способу информация записывается на диск на основе преобразования двоичных сигналов в канальный код. При считывании информации с диска канальный код преобразуется в двоичный и затем обрабатывается устройством считывания, в частности, для обнаружения ошибок помехоустойчивыми кодами. Недостатком способа и аппаратуры является то, что при этом не используются способности канального кода к обнаружению искажений.The known method (US No. 5.408.453, G11B 7 / 09,1995) and apparatus for recording, reading and erasing information on an optical disk encoded with channel code. According to the method, information is recorded on a disc based on the conversion of binary signals into channel code. When reading information from a disk, the channel code is converted to binary and then processed by the reader, in particular, to detect errors by error-correcting codes. The disadvantage of this method and apparatus is that it does not use the ability of the channel code to detect distortions.

Известен также способ (Авт. свидетельство №1156246 «Способ демодуляции двухфазных трехуровневых сигналов», МПК H03K 13/00, опубликовано 15.05.85 г., БИ №18) демодуляции сигнала в канальном коде типа Манчестер. Способ заключается в том, что при превышении проинтегрированным информационным сигналом заданных уровней положительной или отрицательной полярности формируют импульсы первой и второй последовательностей, соответствующие единичным и нулевым значениям входного сигнала. Начало импульсов обеих последовательностей формируют в моменты перехода биполярного информационного сигнала от отрицательной полярности к положительной и обратно, а длительность их сигнала устанавливают равной половине периода входного сигнала. Входной сигнал и импульсные сигналы обеих последовательностей нормализуют по амплитуде. Нормализованные сигналы обеих последовательностей складывают с нормализованным входным сигналом со знаками, соответствующими его информационным значениям. Недостатком этого способа является невозможность обнаружения ошибок при демодуляции канального кода.There is also known a method (Aut. Certificate No. 1156246 "Method for the demodulation of two-phase three-level signals", IPC H03K 13/00, published May 15, 85, BI No. 18) of signal demodulation in a channel code of the Manchester type. The method consists in the fact that when the integrated information signal exceeds the predetermined levels of positive or negative polarity, pulses of the first and second sequences are formed, corresponding to single and zero values of the input signal. The beginning of the pulses of both sequences is formed at the moments of the transition of the bipolar information signal from negative to positive polarity and vice versa, and the duration of their signal is set equal to half the period of the input signal. The input signal and the pulse signals of both sequences are normalized in amplitude. The normalized signals of both sequences are added to the normalized input signal with signs corresponding to its information values. The disadvantage of this method is the inability to detect errors when demodulating the channel code.

Из известных наиболее близким по технической сущности является способ декодирования канального кода типа Манчестер, описанный в авторском свидетельстве №1591189, МПК H03M 5/12, 13/00 «Устройство для декодирования сигналов» (БИ №33, опубликовано 07.09.90). Сущность способа заключается в следующем. При кодировании кодом Манчестер каждый двоичный бит преобразуется в 2 биимпульса со сменой полярности сигнала, при декодировании сигналы положительной и отрицательной полярности отдельно регистрируются стробирующими импульсами, вырабатываемыми с помощью генератора тактовых импульсов, счетчиков и дешифраторов. Полученные в результате стробирования сигналы подаются на SR-триггер, на выходе которого получают двоичный демодулированный сигнал. В данном прототипе описан метод обнаружения искажений (ошибок) в канальном коде типа Манчестер, основанный на анализе структуры биполярного сигнала, при регистрации которого на каждом тактовом интервале должно появиться не менее одного стробирующего импульса. Сигнал об ошибке может выдаваться на внешнюю ступень помехоустойчивого декодирования как сигнал «стирание», что существенно повышает достоверность приема информации.Of those known, the closest in technical essence is the method for decoding a channel code of the Manchester type, described in copyright certificate No. 1591189, IPC H03M 5/12, 13/00 “Device for decoding signals” (BI No. 33, published on September 7, 90). The essence of the method is as follows. When encoding with the Manchester code, each binary bit is converted into 2 bi-pulses with a change in the signal polarity; when decoding, signals of positive and negative polarity are separately recorded by gating pulses generated by a clock generator, counters, and decoders. The signals obtained as a result of the gating are fed to the SR-trigger, the output of which receives a binary demodulated signal. This prototype describes a method for detecting distortions (errors) in a Manchester-type channel code, based on an analysis of the structure of a bipolar signal, during the registration of which at least one strobe pulse should appear on each clock interval. The error signal can be issued to the external stage of noise-free decoding as a signal “erasure”, which significantly increases the reliability of information reception.

Устройство декодирования сигналов, описанное в авторском свидетельстве №1591189, МПК H03M 5/12, 13/00 «Устройство для декодирования сигналов» (БИ №33, опубликовано 07.09.90), содержит блок синхронизации, блок преобразования канального кода и блок обнаружения ошибок.The signal decoding device described in the copyright certificate No. 1591189, IPC H03M 5/12, 13/00 “Signal decoding device” (BI No. 33, published 07.09.90), contains a synchronization unit, a channel code conversion unit and an error detection unit.

Способ декодирования сигналов и реализующее его устройство по авторскому свидетельству №1591189, МПК H03M 5/12, 13/00 и выбраны в качестве прототипа.The method of decoding signals and implementing its device according to copyright certificate No. 1591189, IPC H03M 5/12, 13/00 and are selected as a prototype.

Недостатком данного способа и реализующего его устройства является ограниченная его область применения, поскольку, они не могут быть применены для демодуляции и обнаружения искажений других канальных кодов, например, CMI (Complemented mark inversion) и низкая точность преобразования канального кода в двоичный код.The disadvantage of this method and its implementing device is its limited scope, since they cannot be used to demodulate and detect distortions of other channel codes, for example, CMI (Complemented mark inversion) and the low accuracy of converting channel code to binary code.

Техническим результатом предлагаемого способа является повышение точности демодуляции канального кода типа CMI в двоичный код и повышение достоверности приема информации, заключающееся в том, что при демодуляции канальных кодов типа CMI с помощью стробирования и анализа структуры кода более точно обнаруживаются искаженные по коду CMI комбинации, сигнал «Ошибка» о которых может подаваться на вторую ступень помехоустойчивого декодирования, что обеспечивает повышение достоверности приема информации.The technical result of the proposed method is to increase the accuracy of demodulation of the channel code of the CMI type into binary code and to increase the reliability of receiving information, namely, that when demodulating the channel codes of the CMI type by gating and analyzing the code structure, combinations distorted by the CMI code are more accurately detected, the signal " Error ”about which can be submitted to the second stage of noise-free decoding, which provides increased reliability of information reception.

1. Сущность предлагаемого способа заключается в том, что для демодуляции канального кода типа CMI в двоичные сигналы принимаемая из канала связи информация в коде CMI поступает в блок синхронизации, в котором вырабатываются синхронные тактовые импульсы ТИ1 с тактовыми интервалами T/2, регистрирующие методом стробирования положительные и отрицательные импульсы кода CMI, и результаты регистрации в виде информационного сигнала «Инф. сигнал» выдаются в блок обнаружения ошибок, кроме того импульсы ТИ1 выдаются в блоки обнаружения ошибок и выработки тактовых импульсов, блок выработки тактовых импульсов генерирует тактовые импульсы ТИ2 и ТИ3, следующие соответственно с тактовыми интервалами T и 2T, при этом тактовые импульсы ТИ3 поступают в блок обнаружения ошибок, в котором с помощью регистра сдвига на триггерах и двух дешифраторов на основе логических схем И и логической схемы ИЛИ осуществляется обнаружение запрещенных по коду CMI четырехразрядных комбинаций, при обнаружении на выход устройства подается сигнал «Ошибка», одновременно из блока обнаружения ошибок в блок преобразования канального кода подается один из 4 сигналов, фиксирующих обнаружение комбинаций «00», «01», «10» или «11» канального кода, а из блока выработки тактовых импульсов на блок преобразования канального кода поступают также тактовые импульсы ТИ2, в котором происходит преобразование канального кода в двоичный.1. The essence of the proposed method lies in the fact that for the demodulation of the channel code of the CMI type into binary signals, the information received from the communication channel in the CMI code is fed to the synchronization unit, in which synchronized clock pulses TI1 with clock intervals T / 2 are generated that record positive gating methods and negative impulses of the CMI code, and registration results in the form of an information signal “Inf. the signal ”is issued to the error detection unit, in addition, the ТИ1 pulses are issued to the error detection and clock generation blocks, the clock generation unit generates ТИ2 and ТИ3 clock pulses, which are next at the T and 2T clock intervals, at the same time, ТИ3 clock pulses enter the block error detection, in which using the shift register on the triggers and two decoders based on AND logic and OR logic, four-bit combinations prohibited by the CMI code are detected, upon detection When the signal is output, a “Error” signal is sent, at the same time from the error detection block to the channel code conversion block, one of 4 signals is recorded that fix the detection of the combinations “00”, “01”, “10” or “11” of the channel code, and from the block generation of clock pulses to the channel code conversion unit also receives clock pulses TI2, in which the channel code is converted to binary.

При этом информационный сигнал «Инф. сигнал» с блока синхронизации и тактовые импульсы ТИ1 и ТИ3 из блока выработки тактовых импульсов поступают в блок обнаружения ошибок, в котором информационный сигнал в виде 4-разрядной комбинации записывается в регистр сдвига на D-триггерах с помощью тактовых импульсов ТИ1, записанные двухразрядные комбинации выделяются с помощью логических схем И первого дешифратора, затем четырехразрядные комбинации выделяются с помощью логических схем И второго дешифратора, на 9 выходах которого выделяются ошибочные по коду CMI комбинации (1111, 0000, 0010, 1110, 1010, 1011, 1000, 1001, 0110), сигнал о приеме которых проходит через логическую схему ИЛИ и выдается на выход блока обнаружения ошибок как «Ошибка».In this case, the information signal “Inf. signal ”from the synchronization unit and clock pulses ТИ1 and ТИ3 from the block generating clock pulses are sent to the error detection block, in which the information signal in the form of a 4-bit combination is written to the shift register on D-flip-flops using the clock pulses ТИ1, the recorded two-bit combinations are allocated using logic circuits AND the first decoder, then four-digit combinations are allocated using logic circuits AND the second decoder, at the 9 outputs of which combinations that are erroneous in the CMI code (1111, 0000, 0010, 111 0, 1010, 1011, 1000, 1001, 0110), the reception signal of which passes through the OR logic circuit and is issued to the output of the error detection unit as “Error”.

Кроме того, для преобразования кода CMI в двоичный два сигнала об обнаружении комбинаций «11» или «00» с блока обнаружения ошибок поступают на первую логическую схему ИЛИ блока преобразования канального кода, а об обнаружении комбинаций «10» или «01» два сигнала поступают на вторую логическую схему ИЛИ, сигналы с выходов схем ИЛИ поступают через соответствующие логические схемы И, открываемые тактовыми импульсами ТИ2, на S и R входы SR-триггера, на выходе которого получают двоичный код.In addition, to convert the CMI code to binary, two signals for detecting the combinations “11” or “00” from the error detection unit are sent to the first logic circuit OR of the channel code conversion unit, and two signals are received for detecting the combinations “10” or “01” to the second logical OR circuit, the signals from the outputs of the OR circuits come through the corresponding logical circuits AND, opened by the clock pulses TI2, to the S and R inputs of the SR-trigger, the output of which receives a binary code.

Предлагаемый способ для демодуляции канального кода CMI реализуется с помощью устройства (фиг.1). Процессы демодуляции кода CMI поясняются с помощью следующих рисунков.The proposed method for demodulating the channel CMI code is implemented using the device (figure 1). CMI demodulation processes are explained using the following figures.

Фиг.1 - Устройство для демодуляции канального кода CMI.Figure 1 - Device for demodulating channel CMI code.

Фиг.2 - Функциональная схема блока синхронизации.Figure 2 - Functional diagram of the synchronization unit.

Фиг.3 - Временные диаграммы процессов демодуляции.Figure 3 - Timing diagrams of demodulation processes.

Фиг.4 - Функциональная схема блока выработки тактовых импульсов.Figure 4 - Functional diagram of the block generating clock pulses.

Фиг.5 - Функциональная схема блока обнаружения ошибок.5 is a Functional diagram of an error detection unit.

Фиг.6 - Варианты однократных и двукратных обнаруженных и необнаруженных кодом CMI ошибок.6 - Variants of single and double detected and undetected by the CMI code errors.

Фиг.7 - Функциональная схема блока преобразования канального кода.7 is a Functional diagram of a channel code conversion unit.

В устройстве для демодуляции канального кода (фиг.1) типа CMI, содержащем блок синхронизации 2, блок обнаружения ошибок 4 (БОО), блок преобразования канального кода 5 (БПКК), при этом вход блока синхронизации 2 соединен с выходом канала связи 1, первый вход блока обнаружения ошибок 4 соединен с первым выходом блока синхронизации 2, первый выход блока обнаружения ошибок 4 является выходом 6 «ошибка» устройства, согласно предлагаемому изобретению дополнительно включен блок выработки тактовых импульсов 3 (БТИ), на вход которого и второй вход БОО 4 подаются с выхода блока синхронизации 2 тактовые импульсы ТИ1, первые 4 входа БПКК 5 подсоединены к соответствующим выходам БОО 4, первый выход БТИ 3 выдает тактовые импульсы ТИ2 на 5 вход БПКК, второй выход БТИ 3 выдает тактовые импульсы ТИ3 на третий вход БОО 4, выход БПКК 5 обеспечивает выдачу двоичного кода.In the device for demodulating the channel code (Fig. 1) of the CMI type, comprising a synchronization unit 2, an error detection unit 4 (BOO), a channel code conversion unit 5 (BPC), the input of the synchronization unit 2 being connected to the output of the communication channel 1, the first the input of the error detection unit 4 is connected to the first output of the synchronization unit 2, the first output of the error detection unit 4 is the output 6 "error" of the device, according to the invention, the clock generation unit 3 (BTI) is additionally included, the input of which and the second input of the BOO 4 the clock pulses TI1 are pulled out from the output of the synchronization unit 2, the first 4 inputs of BPKK 5 are connected to the corresponding outputs of the BOO 4, the first output of the BTI 3 gives the clock pulses of TI2 to the 5th input of the BPKK, the second output of the BTI 3 gives the clock pulses of TI3 to the third input of the BOO 4 BPCK 5 provides the issuance of binary code.

При этом блок синхронизации 2 (фиг.2) содержит генератор тактовых импульсов 8 (ГТИ), инвертор 9, первый 10 и второй 11 ключи на основе логических схем И, первый 12 и второй 15 делители частоты, построенные на основе счетчиков 13 и 16 и дешифраторов 14 и 17, и логический элемент 18 ИЛИ, выход ГТИ 8 соединен с первыми входами ключей 10 и 11, второй вход первого ключа 10 объединен с входом инвертора 9 и с каналом связи 1, выход инвертора 9 соединен со вторым входом второго ключа 11, выходы первого 10 и второго 11 ключей подсоединены соответственно к счетным входам C счетчиков первого 12 и второго 15 делителей частоты, выходы первого 13 и второго 16 счетчиков подключены соответственно к входам первого 14 и второго 17 дешифраторов, первый выход «Инф. сигнал» блока синхронизации 2 соединен с первым входом блока обнаружения ошибок 3, первым входом логической схемы 18 ИЛИ и R-входом сброса в 0 второго счетчика 16, выход второго делителя частоты 15 соединен со вторым входом логической схемы 18 ИЛИ и R-входом сброса в 0 первого счетчика 13, выход логической схемы 18 ИЛИ является вторым выходом 20 тактовых импульсов ТИ1.In this case, the synchronization unit 2 (Fig. 2) contains a clock generator 8 (GTI), an inverter 9, first 10 and second 11 keys based on logical circuits And, the first 12 and second 15 frequency dividers, built on the basis of counters 13 and 16 and decoders 14 and 17, and the OR gate 18, the GTI output 8 is connected to the first inputs of the keys 10 and 11, the second input of the first key 10 is combined with the input of the inverter 9 and with the communication channel 1, the output of the inverter 9 is connected to the second input of the second key 11, the outputs of the first 10 and second 11 keys are connected respectively to the counting inputs C counter Cove first 12 and second frequency dividers 15, outputs of first 13 and second counter 16 are connected respectively to the inputs of the first 14 and second decoders 17, a first output "Inf. the signal "of the synchronization unit 2 is connected to the first input of the error detection unit 3, the first input of the OR logic circuit 18 and the R-reset input to 0 of the second counter 16, the output of the second frequency divider 15 is connected to the second input of the OR logic circuit 18 and the R-reset input to 0 of the first counter 13, the output of the logic circuit 18 OR is the second output 20 of the clock pulses TI1.

Кроме того блок выработки тактовых импульсов 3 (БТИ) (фиг.4), генерирующий тактовые импульсы ТИ2 с тактовым интервалом T и тактовые импульсы ТИ3 с тактовым интервалом 2T, содержит два счетчика 21 и 23 и два ключа 22 и 24, при этом счетный вход первого счетчика 21 и первый вход первого ключа 22 соединены с первым выходом 20 блока синхронизации 2, вход R счетчиков 21 и 23 соединен с цепью установки в 0 «Уст 0», выход первого счетчика 21 соединен со вторым входом первого ключа 22, выход которого соединен со счетным входом второго счетчика 23 и первым входом второго ключа 24 и является выходом 25 тактовых импульсов ТИ2, выход второго счетчика соединен со вторым входом второго ключа 24, выход которого является выходом 26 тактовых импульсов ТИ3.In addition, the block generating clock pulses 3 (BTI) (figure 4), generating clock pulses TI2 with a clock interval T and clock pulses TI3 with a clock interval 2T, contains two counters 21 and 23 and two keys 22 and 24, while the counting input the first counter 21 and the first input of the first key 22 are connected to the first output 20 of the synchronization unit 2, the input R of the counters 21 and 23 is connected to the setting circuit 0 "Set 0", the output of the first counter 21 is connected to the second input of the first key 22, the output of which is connected with the counting input of the second counter 23 and the first input of the second class yucha 24 and is the output of 25 clock pulses TI2, the output of the second counter is connected to the second input of the second key 24, the output of which is the output 26 of the clock pulses TI3.

При этом, блок обнаружения ошибок 4 (БОО) (фиг.5), содержит регистр сдвига на 4 D-триггерах 28÷31, счетные входы которых соединены с первым выходом 20 ТИ1 блока синхронизации 2, D - вход первого триггера 28 соединен со вторым выходом 20 блока синхронизации 2, который является выходом сигнала «Инф. сигнал», первый дешифратор 32 на 8 логических схемах И33÷И40, второй дешифратор 41 на логических схемах И42÷И50, восемнадцатую логическую схему 51 И, первый вход которой соединен с цепью тактовых импульсов 26 ТИ3, а выход является цепью 6 «ошибка», и логическую схему 52 ИЛИ, выход которой соединен со вторым входом восемнадцатой схемы 51 И, при этом прямой выход первого D-триггера 28 соединен с входами D второго D-триггера 29, первого входа первой логической схемы 33 И и первого входа третьей логической схемы 35 И, инверсный выход первого D-триггера 28 соединен с первым входом второй схемы 34 И и первым входом четвертой схемы 36 И, прямой выход второго D-триггера 29 соединен со входом третьего D-триггера 30 и вторыми входами первой 33 и четвертой 36 логических схем И, инверсный выход второго D-триггера 29 соединен со вторыми входами второй 34 и третьей 35 логических схем И, прямой выход третьего D-триггера 30 соединен с D входом четвертого D-триггера 31 и первыми входам пятой 37 и седьмой 39 логических схем И, инверсный выход третьего D-триггера 30 соединен с первыми входами шестой 38 и восьмой 40 логических схем И, прямой выход четвертого D-триггера 31 соединен со вторыми входами пятой 37 и восьмой 40 логических схем И, инверсный выход четвертого D-триггера 31 соединен со вторыми входами шестой 38 и седьмой 39 логических схем И, выход первой логической схемы 33 И соединен с первыми входами девятой 42 и четырнадцатой 47 логических схем И и является первым выходом 53 блока обнаружения ошибок (БОО), выход второй логической схемы 34 И соединен с первыми входами десятой 43 и пятнадцатой 48 логических схем И и является вторым 54 выходом БОО, выход третьей логической схемы 35 И соединен с первым входом шестнадцатой логической схемы 49 И и является третьим 55 выходом БОО, выход четвертой логической схемы 36 И соединен с первыми входами одиннадцатой 44, двенадцатой 45, тринадцатой 46 и семнадцатой 50 логических схем И и является четвертым 56 выходом БОО, выход пятой логической схемы 37 И соединен со вторыми входами девятой 42 и двенадцатой 45 логических схем И, выход шестой логической схемы 38 И соединен со вторыми входами десятой 43 и одиннадцатой 44 логических схем И, выход седьмой логической схемы 39 И соединен со вторым входом семнадцатой 50 логической схемы И, выход восьмой логической схемы 40 И соединен со вторыми входами тринадцатой 46, четырнадцатой 47, пятнадцатой 48 и шестнадцатой 49 логических схем И, выходы логических схем И с девятой 42 по семнадцатую 50 соединены с соответствующими входами логической схемы 52 ИЛИ, входы R D-триггеров являются входами сигнала установки в 0 «Уст 0».In this case, the error detection unit 4 (BOO) (Fig. 5) contains a shift register for 4 D-flip-flops 28 ÷ 31, the counting inputs of which are connected to the first output 20 TI1 of synchronization unit 2, D - the input of the first trigger 28 is connected to the second the output 20 of the synchronization unit 2, which is the output of the signal "Inf. signal ”, the first decoder 32 on 8 logic circuits I33 ÷ I40, the second decoder 41 on logic circuits I42 ÷ I50, the eighteenth logical circuit 51 I, the first input of which is connected to the clock circuit 26 TI3, and the output is circuit 6“ error ”, and OR logic circuit 52, the output of which is connected to the second input of the eighteenth And 51 circuit, while the direct output of the first D-trigger 28 is connected to the inputs D of the second D-trigger 29, the first input of the first AND logic 33 and the first input of the third logic 35 And, the inverse output of the first D-flip-flop 28 is connected to the first input of the second circuit 34 AND and the first input of the fourth circuit 36 AND, the direct output of the second D-trigger 29 is connected to the input of the third D-trigger 30 and the second inputs of the first 33 and fourth 36 logic circuits And the inverse output of the second D-trigger 29 is connected to by the second inputs of the second 34 and third 35 logic circuits AND, the direct output of the third D-trigger 30 is connected to the D input of the fourth D-trigger 31 and the first inputs of the fifth 37 and seventh 39 of the logic circuits And the inverse output of the third D-trigger 30 is connected to the first inputs sixth 38 and eighth 40 logic circuits AND, direct the output of the fourth D-trigger 31 is connected to the second inputs of the fifth 37th and eighth 40 of the logic circuits And, the inverse output of the fourth D-trigger 31 is connected to the second inputs of the sixth 38th and seventh 39 of the logic circuits And, the output of the first logic circuit 33 And is connected to the first inputs of the ninth 42 and fourteenth 47 of the logic circuits AND is the first output 53 of the error detection unit (BOO), the output of the second logic circuit 34 And is connected to the first inputs of the tenth 43 and the fifteenth 48 of the logical circuits And is the second 54 output of the BOO, the output of the third logic circuit 35 And connect is connected to the first inputs of the eleventh 44, twelfth 45, thirteenth 46 and seventeenth 50 of the logic circuits AND and is the fourth 56th output of the BOO, the fifth logical output circuitry 37 And is connected to the second inputs of the ninth 42 and twelfth 45 of logic circuits AND, the output of the sixth logic circuit 38 And is connected to the second inputs of the tenth 43 and eleventh 44 of logic circuits And, the output of the seventh logic circuit 39 And is connected to the second input of the circuit of the fifth logic circuit AND, the output of the eighth logic circuit 40 AND is connected to the second inputs of the thirteenth 46, fourteenth 47, fifteenth 48 and sixteenth 49 of the logic circuits AND, the outputs of the logic circuits And from the ninth 42 to the seventeenth 50 are connected to the corresponding inputs of the logical circuit 52 OR, the inputs of the R D-flip-flops are the inputs of the setting signal to 0 "Set 0".

При этом блок преобразования канального кода (БПКК) 5 (фиг.7) содержит две логические схемы ИЛИ 57 и 58, две логические схемы И 59 и 60 и SR-триггер 61, при этом первый и второй входы первой логической схемы ИЛИ 57 соединены соответственно с первым и вторым выходами БОО 4, а первый и второй входы второй логической схемы ИЛИ 58 соединены соответственно с третьим и четвертым выходами БОО 4, выход первой логической схемы ИЛИ 57 соединен с первым входом первой логической схемы И 59, выход второй логической схемы ИЛИ 58 соединен с первым входом второй логической схемы И 60, вторые входы логических схем И соединены с вторым выходом блока 3 выработки тактовых импульсов ТИ2, выходы первой 59 и второй 60 логических схем И соединены соответственно с входами S и R SR-триггера 61, на выходе 7 которого получают «Двоичный код» устройства для демодуляции канального кода CMI.The channel code conversion unit (BPCC) 5 (Fig. 7) contains two logic circuits OR 57 and 58, two logic circuits AND 59 and 60 and an SR trigger 61, while the first and second inputs of the first logic circuit OR 57 are connected respectively with the first and second outputs of BOO 4, and the first and second inputs of the second logic circuit OR 58 are connected respectively to the third and fourth outputs of BOO 4, the output of the first logic circuit OR 57 is connected to the first input of the first logic circuit AND 59, the output of the second logic circuit OR 58 connected to the first input of the second logical with gates And 60, the second inputs of the logic circuits And are connected to the second output of the block 3 generating clock pulses TI2, the outputs of the first 59 and second 60 of the logic circuits And are connected respectively to the inputs S and R of the SR-trigger 61, the output of which 7 receive "Binary code" Devices for demodulating the channel CMI code.

Такое сочетание новых признаков с известными позволяет решить поставленную техническую задачу, повысить точность демодуляции канального кода типа CMI в двоичный и повысить достоверность приема информации.This combination of new and well-known features allows us to solve the technical problem, increase the accuracy of demodulation of the channel code of the CMI type into binary, and increase the reliability of information reception.

Устройство для демодуляции канального кода CMI работает следующим образом.A device for demodulating channel CMI code works as follows.

Преобразование двоичного кода в канальный код CMI осуществляется следующим образом. При кодировании кодом CMI каждый двоичный бит 0 (см. фиг.3, а), жестко кодируется 2 импульсами (биимпульсами) (-и, +и) (см. фиг 3, б), а двоичный бит 1-2 импульсами одной полярности (-и, -и) или (+и, +и). При этом данная пара биимпульсов меняет свою полярность на противоположную относительно предыдущей двоичной 1, например, (-и, -и) на (-и, -и) (см. фиг.3, б).The conversion of binary code to channel CMI code is as follows. When encoding with CMI code, each binary bit 0 (see Fig. 3, a) is hardcoded with 2 pulses (bi-pulses) (-i, + and) (see Fig. 3, b), and the binary bit is 1-2 pulses of the same polarity (-i, -i) or (+ and, + and). Moreover, this pair of bi-pulses changes its polarity to the opposite relative to the previous binary 1, for example, (-i, -i) to (-i, -i) (see Fig. 3, b).

Демодуляция происходит следующим образом. Сигнал в коде CMI (см. фиг.3, б) из канала связи (узла считывания с накопителя) поступает в блок синхронизации (см. фиг.2), где управляет ключами Кл1 (10) и Кл2 (11), через которые проходят пачки импульсов длиной T (см. фиг.3, в), вырабатываемые генератором тактовых импульсов ГТИ (8). Частота импульсов от ГТИ равна z*fб, где fб - частота поступающих из канала биимпульсных сигналов fб=1/T, z - коэффициент пересчета счетчиков.Demodulation occurs as follows. The signal in the CMI code (see Fig. 3, b) from the communication channel (the reading unit from the drive) enters the synchronization unit (see Fig. 2), where it controls the keys Cl1 (10) and Cl2 (11) through which they pass bursts of pulses of length T (see FIG. 3, c) generated by the GTI clock pulse generator (8). The frequency of pulses from the GTI is equal to z * f b , where f b is the frequency of bi-pulse signals coming from the channel f b = 1 / T, z is the conversion factor of the counters.

Счетчики Сч1 (13) и Сч2 (16) совместно с дешифраторами Дш1 (14) и Дш2 (17) вырабатывают короткие импульсы (стробы) в середине положительных и отрицательных импульсов (см. фиг.3, д, е). Стробы с выходов дешифраторов объединяются на схеме ИЛИ (18) (см. фиг.3, ж), в результате на выход устройства подаются тактовые импульсы ТИ1, которые следуют с частотой fти1=2/T (фиг.3, ж).Counters Сч1 (13) and Сч2 (16) together with decoders Дш1 (14) and Дш2 (17) generate short pulses (strobes) in the middle of positive and negative pulses (see Fig. 3, d, f). The strobes from the outputs of the decoders are combined on the OR circuit (18) (see Fig. 3, g), as a result, the clock pulses TI1, which follow with a frequency f ti1 = 2 / T (Fig. 3, g), are fed to the output of the device.

Также на выход устройства с дешифратора Дш1 (14) выдаются короткие импульсы (фиг.3, к), несущие информацию о принятых сигналах 19 «Инф. сигнал».Also, the output of the device from the decoder Дш1 (14) gives short pulses (Fig.3, k), carrying information about the received signals 19 "Inf. signal".

В блоке тактовых импульсов (см. фиг.4) вырабатываются частоты ТИ2 и ТИ3. Для этого частота ТИ1 с помощью делителя на 2 на счетчике Сч3 (21) и ключе Кл3 (22) уменьшается в 2 раза, в результате чего короткие тактовые импульсы ТИ2 (25) выдаются на выход устройства (фиг.3, з). Частота этих импульсов fти2=1/T. Аналогично получают тактовые импульсы ТИ3 (26) с помощью счетчика Сч4 (23) и ключа Кл4 (24) (фиг.3, и). Частота их равна fти3=1/2T.In the block of clock pulses (see figure 4) the frequencies TI2 and TI3 are generated. To do this, the frequency TI1 using a divider by 2 on the counter Sch3 (21) and the key Kl3 (22) is reduced by 2 times, as a result of which the short clock pulses TI2 (25) are issued to the output of the device (Fig.3, h). The frequency of these pulses is f ty2 = 1 / T. Similarly receive clock pulses TI3 (26) using the counter Sch4 (23) and key Kl4 (24) (figure 3, and). Their frequency is f ty3 = 1 / 2T.

На фиг.5 приведена функциональная схема блока обнаружения ошибок (БОО), на фиг.6, к, л, н, о - варианты обнаруженных и не обнаруженных кодом CMI ошибок.Figure 5 shows the functional diagram of the error detection unit (BOO), figure 6, k, l, n, o - variants of errors detected and not detected by the CMI code.

Блок работает следующим образом. На его вход подается «Инф. сигнал» по цепи 19 и тактовые импульсы ТИ1 по цепи 20 с выхода блока синхронизации (см. фиг.3, к), а также тактовые импульсы ТИ3 по цепи 26 с выхода блока выработки тактовых импульсов (см. фиг.4). В результате в регистр сдвига 27 на D-триггерах 28-31 записываются 4 биимпульсных сигнала. Каждая пара биимпульсов соответствует 1 биту данных (см. фиг.6, а, б). Схемы И33-И40 дешифратора 32 выделяют возможные комбинации кода CMI (11, 00, 01, 10), которые необходимы для блока преобразования канального кода 5 (см. фиг.7) и которые подаются на него по цепям 53-56.The block works as follows. “Inf. the signal "on the circuit 19 and the clock pulses TI1 on the circuit 20 from the output of the synchronization unit (see figure 3, k), as well as the clock pulses TI3 on the circuit 26 from the output of the block generating clock pulses (see figure 4). As a result, 4 bi-pulse signals are recorded in the shift register 27 on the D-flip-flops 28-31. Each pair of bi-pulses corresponds to 1 bit of data (see Fig.6, a, b). Schemes I33-I40 of the decoder 32 highlight the possible combinations of the CMI code (11, 00, 01, 10) that are necessary for the channel code conversion block 5 (see Fig. 7) and which are supplied to it through the circuits 53-56.

Дешифратор 41, построенный на основе логических схем И (И42÷И50), выделяет запрещенные кодом CMI комбинации (1111, 0000, 0010, 1110, 1010, 1011, 1000, 1001, 0110). В результате чего с помощью схем ИЛИ52 и И51, открываемой тактовыми импульсами ТИ3, на выход БОО выдается сигнал «Ошибка» по цепи 6.Decoder 41, built on the basis of logical circuits I (I42 ÷ I50), selects combinations prohibited by the CMI code (1111, 0000, 0010, 1110, 1010, 1011, 1000, 1001, 0110). As a result, using the circuits IL52 and I51, opened by TI3 clock pulses, the error signal is issued to the BOO output via circuit 6.

На фиг.7 приведена функциональная схема блока преобразования канального кода 5 (БПКК). Блок работает следующим образом. Если в устройстве обнаружения ошибок (фиг.5) на выходе схем И33 или И34 появляется сигнал, фиксирующий прием комбинации кода CMI (11) или (00), то сигнал по цепи 53 или 54 поступает через схему ИЛИ 57 БПКК (фиг.7) на схему И59. Сигнал проходит через схему И59 в момент его стробирования тактовым импульсом ТИ2 и устанавливает SR-триггер 61 в 1. Когда же по цепи 55 или 56 поступает сигнал приема комбинации кода CMI (01) или (10), то открывается схема И 60 и в результате SR-триггер 61 сбрасывается в 0. Таким образом, происходит преобразование кода CMI в исходный двоичный код (цепь 7).Figure 7 shows the functional diagram of the block conversion channel code 5 (BPC). The block works as follows. If in the error detection device (Fig. 5) a signal appears at the output of the I33 or I34 circuits, which fixes the reception of a combination of the CMI code (11) or (00), then the signal through the circuit 53 or 54 enters through the BPCK OR circuit 57 (Fig. 7) on the circuit I59. The signal passes through the I59 circuit at the moment of its gating by the TI2 clock pulse and sets the SR-trigger 61 to 1. When the signal of receiving the combination of the CMI code (01) or (10) is received via the 55 or 56 circuit, the And 60 circuit opens and as a result The SR trigger 61 is reset to 0. Thus, the CMI code is converted to the source binary code (circuit 7).

При кодировании кодом CMI, как и при кодировании кодом Манчестер, каждый двоичный бит преобразуется в 2 биимпульса со сменой полярности сигнала. Это необходимо для самосинхронизации приемного устройства. Кроме того, для повышения помехоустойчивости передачи применяют биполярный сигнал типа (+и, -и).When encoding with CMI code, as well as when encoding with Manchester code, each binary bit is converted into 2 bi-pulses with a change in signal polarity. This is necessary for the self-synchronization of the receiving device. In addition, to increase the noise immunity of the transmission, a bipolar signal of the type (+ and, -i) is used.

Таким образом, при кодировании канальными кодами CMI и Манчестер k двоичных бит отображаются в n=2k биполярных сигналов, что соответствует введению избыточности в первичный код.Thus, when coding with CMI and Manchester channel codes, k binary bits are mapped to n = 2k bipolar signals, which corresponds to the introduction of redundancy in the primary code.

Обнаружение ошибок кодом CMI осуществляется следующим образом.Error detection by CMI code is as follows.

Код CMI обнаруживает часть однократных и двукратных ошибок. На фиг.6, к и фиг.6, м показаны варианты однократных обнаруженных ошибок, а на фиг.6, к и фиг.6, л - варианты однократных необнаруженных ошибок. Варианты двукратных обнаруженных ошибок показаны на фиг.6, о, а на фиг.6, н - необнаруженных 2-кратных ошибок.CMI code detects a portion of one-time and two-time errors. Fig.6, k and Fig.6, m show variants of one-time detected errors, and Fig.6, k and Fig.6, l show variants of one-time undetected errors. Options for double detected errors are shown in Fig.6, about, and in Fig.6, n - undetected 2-fold errors.

При кодировании кодом CMI последовательности двоичных 1 используется относительный принцип, т.е. если текущая 1 преобразуется в (-и, -и), то следующая 1 преобразуется в (+и, +и). Поэтому, например, трансформация кода CMI (-и, -и) вследствие воздействия помех на полезный сигнал в (+и, +и) или (+и, +и) в (-и, -и) обнаруживаются в блоке обнаружения ошибок (см. фиг.5) за счет обнаружения недопустимой последовательности (+и, +и, +и, +и) схемой И42 или последовательности (-и, -и, -и, -и) схемой И43. С целью упрощения на фиг.6 +и обозначается через 1, а - и - через 0. Поэтому запрещенные кодом CMI комбинации выделяются схемами И42÷И50 и имеют значение: 1111, 0000, 0010, 1110, 1010, 1011, 1000, 1001, 0110.When coding with binary CMI code 1, the relative principle is used, i.e. if the current 1 is converted to (-i, -i), then the next 1 is converted to (+ and, + and). Therefore, for example, the transformation of the CMI code (s, s) due to the influence of interference on the useful signal in (+ and, + and) or (+ and, + and) in (s, s) is detected in the error detection unit ( see FIG. 5) by detecting an invalid sequence (+ and, + and, + and, + and) by the I42 circuit or the sequence (-i, -i, -i, -i) by the I43 circuit. For the sake of simplification, in Fig. 6 +, it is denoted by 1, a - and - by 0. Therefore, combinations prohibited by the CMI code are highlighted by I42 ÷ I50 circuits and have the value: 1111, 0000, 0010, 1110, 1010, 1011, 1000, 1001, 0110.

Оценка способности кода CMI к обнаружению ошибок осуществляется следующим образом.Evaluation of the ability of CMI code to detect errors is as follows.

На фиг.6 приведены варианты обнаруживаемых запрещенных 4-битовых комбинаций кода CMI. Канальное кодирование, как правило, ведет к удвоению разрядов двоичного кода. Такой код можно обозначить (n, k,), где n - длина канального кода, k - длина двоичного кода, n=2k. В терминах теории помехоустойчивого кодирования канальный код обладает двойной избыточностью. Вероятность ошибки этого кодаFigure 6 shows variants of detectable forbidden 4-bit combinations of CMI code. Channel coding, as a rule, leads to a doubling of the bits of the binary code. Such a code can be denoted by (n, k,), where n is the length of the channel code, k is the length of the binary code, n = 2k. In terms of the theory of error-correcting coding, the channel code has double redundancy. Error probability of this code

Figure 00000001
Figure 00000001

Вероятность обнаружения ошибок кодомCode error detection probability

Figure 00000002
Figure 00000002

где Wj - число вариантов j-кратной обнаруживаемой кодом CMI ошибки, p - вероятность ошибки на бит.where W j is the number of variants of the j-fold error detected by the CMI code, p is the probability of error per bit.

Поскольку в канале связи наиболее вероятны однократные ошибки, то для нашего случая при n=4 получим:Since single errors are most likely in the communication channel, for our case with n = 4 we get:

при p=1·10-3 Pоо(n)=0.00495, Pош(4)=0.0099;when p = 1 × 10 -3 P oo (n) = 0.00495, P err (4) = 0.0099;

при p=1·10-4 Роо(n)=2·10-4, Pош(4)=4·10-4.when p = 1 · 10 -4 P oo (n) = 2 · 10 -4 , P osh (4) = 4 · 10 -4 .

Вероятность необнаруженных кодом CMI можно оценить по формуле:The probability of undetected CMI code can be estimated by the formula:

Figure 00000003
Figure 00000003

т.е. при p=1·10-3 Pно(n)=0.00505;those. at p = 1 · 10 -3 P but (n) = 0.00505;

при p=1·10-4 Pно(n)=2·10-4.at p = 1 · 10 -4 P but (n) = 2 · 10 -4 .

Таким образом, примерно половина вариантов ошибок обнаруживаются канальным кодом CMI, что можно эффективно использовать на следующей ступени помехоустойчивого декодирования путем подачи сигнала «Ошибка» при обнаружении ошибок на эту вторую ступень помехоустойчивого декодирования.Thus, approximately half of the error variants are detected by the CMI channel code, which can be effectively used in the next stage of error-correcting decoding by applying the “Error” signal when errors are detected to this second stage of error-correcting decoding.

Claims (8)

1. Способ для демодуляции канального кода, заключающийся в том, что принимаемая из канала связи информация в коде CMI поступает в блок синхронизации, в котором вырабатываются синхронные тактовые импульсы ТИ1 с тактовыми интервалами Т/2, регистрирующие методом стробирования положительные и отрицательные импульсы кода CMI, и результаты регистрации в виде информационного сигнала «Инф. сигнал» выдаются в блок обнаружения ошибок, кроме того импульсы ТИ1 выдаются в блоки обнаружения ошибок и выработки тактовых импульсов, отличающийся тем, что блок выработки тактовых импульсов генерирует тактовые импульсы ТИ2 и ТИ3, следующие соответственно с тактовыми интервалами Т и 2Т, при этом тактовые импульсы ТИ3 поступают в блок обнаружения ошибок, в котором с помощью регистра сдвига на триггерах и двух дешифраторов на основе логических схем И и логической схемы ИЛИ осуществляется обнаружение запрещенных по коду CMI четырехразрядных комбинаций, при обнаружении на выход устройства подается сигнал «Ошибка», одновременно из блока обнаружения ошибок в блок преобразования канального кода подается один из 4 сигналов, фиксирующих обнаружение комбинаций «00», «01», «10» или «11» канального кода, а из блока выработки тактовых импульсов на блок преобразования канального кода поступают также тактовые импульсы ТИ2, в котором происходит преобразование канального кода в двоичный.1. A method for demodulating the channel code, namely, that the information received from the communication channel in the CMI code is fed to a synchronization unit in which synchronized clock pulses TI1 with clock intervals T / 2 are generated that record positive and negative pulses of the CMI code by gating, and registration results in the form of an information signal “Inf. the signal ”is issued to the error detection unit, in addition, the ТИ1 pulses are issued to the error detection and clock generation units, characterized in that the clock generation unit generates ТИ2 and ТИ3 clock pulses, which are respectively followed by the T and 2T clock intervals, while the clock pulses ТИ3 enter the error detection unit, in which, using the shift register on the triggers and two decoders, based on the logical circuits AND and the logical circuit OR, four-bit codes forbidden by the CMI code are detected combinations, upon detection, the device outputs a "Error" signal, at the same time from the error detection unit to the channel code conversion unit, one of 4 signals is recorded that fix the detection of the combinations "00", "01", "10" or "11" of the channel code, and from the clock generation unit, the channel code conversion unit also receives TI2 clock pulses, in which the channel code is converted to binary. 2. Способ по п.1, отличающийся тем, что информационный сигнал «Инф. сигнал» с блока синхронизации и тактовые импульсы ТИ1 и ТИ3 из блока выработки тактовых импульсов поступают в блок обнаружения ошибок, в котором информационный сигнал в виде 4-разрядной комбинации записывается в регистр сдвига на D-триггерах с помощью тактовых импульсов ТИ1, записанные двухразрядные комбинации выделяются с помощью логических схем И первого дешифратора, затем четырехразрядные комбинации выделяются с помощью логических схем И второго дешифратора, на 9 выходах которого выделяются ошибочные по коду СМI комбинаций (1111, 0000, 0010, 1110, 1010, 1011, 1000, 1001, 0110), сигнал о приеме которых проходит через логическую схему ИЛИ и выдается на выход блока обнаружения ошибок как «Ошибка».2. The method according to claim 1, characterized in that the information signal "Inf. signal ”from the synchronization unit and clock pulses ТИ1 and ТИ3 from the block generating clock pulses are sent to the error detection block, in which the information signal in the form of a 4-bit combination is written to the shift register on D-flip-flops using the clock pulses ТИ1, the recorded two-bit combinations are allocated using the logic circuits AND of the first decoder, then four-digit combinations are allocated using the logic circuits AND of the second decoder, at the 9 outputs of which error combinations are detected by the CMI code (1111, 0000, 0010, 1 110, 1010, 1011, 1000, 1001, 0110), the reception signal of which passes through the OR logic circuit and is output to the output of the error detection unit as “Error”. 3. Способ по п.1, отличающийся тем, что для преобразования кода CMI в двоичный два сигнала об обнаружении комбинаций «11» или «00» с блока обнаружения ошибок поступают на первую логическую схему ИЛИ блока преобразования канального кода, а об обнаружении комбинаций «10» или «01» два сигнала поступают на вторую логическую схему ИЛИ, сигналы с выходов схем ИЛИ поступают через соответствующие логические схемы И, открываемые тактовыми импульсами ТИ2, на S и R входы SR-триггера, на выходе которого получают двоичный код.3. The method according to claim 1, characterized in that for converting the CMI code to binary, two signals for detecting combinations “11” or “00” from the error detection unit are sent to the first logic circuit OR of the channel code conversion unit, and for detecting combinations “ 10 "or" 01 "two signals are fed to the second OR logic circuit, signals from the outputs of the OR circuits are fed through the corresponding logical circuits AND, opened by TI2 clock pulses, to the S and R inputs of the SR trigger, at the output of which a binary code is received. 4. Устройство для демодуляции канального кода типа CMI, содержащее блок синхронизации, блок обнаружения ошибок (БОО), блок преобразования канального кода (БПКК), при этом вход блока синхронизации соединен с выходом канала связи, первый вход блока обнаружения ошибок соединен с первым выходом блока синхронизации, первый выход блока обнаружения ошибок является выходом «ошибка» устройства, отличающееся тем, что в него дополнительно включен блок выработки тактовых импульсов (БТИ), на вход которого и на второй вход БОО подаются с выхода блока синхронизации тактовые импульсы ТИ1, первые 4 входа БПКК подсоединены к соответствующим выходам БОО, первый выход БТИ выдает тактовые импульсы ТИ2 на пятый вход БПКК, второй выход БТИ выдает тактовые импульсы ТИ3 на третий вход БОО, выход БПКК обеспечивает выдачу двоичного кода.4. A device for demodulating a channel code of type CMI, comprising a synchronization unit, an error detection unit (BOO), a channel code conversion unit (BPCK), wherein the input of the synchronization unit is connected to the output of the communication channel, the first input of the error detection unit is connected to the first output of the unit synchronization, the first output of the error detection block is the “error” output of the device, characterized in that it also includes a clock pulse generating unit (BTI), the input of which and the second input of the BOO are fed from the output of the sync block The TTI1 clock pulses, the first 4 BPKK inputs are connected to the corresponding BOO outputs, the first BTI output gives TI2 clock pulses to the fifth BPC input, the second BTI output issues TI3 clock pulses to the third BOO input, the BPC output provides binary code output. 5. Устройство по п.4, отличающееся тем, что блок синхронизации содержит генератор тактовых импульсов (ГТИ), инвертор, первый и второй ключи на основе логических схем И, первый и второй делители частоты, построенные на основе двух счетчиков и двух дешифраторов, и логический элемент ИЛИ, выход ГТИ соединен с первыми входами первого и второго ключей, второй вход первого ключа объединен с входом инвертора и с каналом связи, выход инвертора соединен со вторым входом второго ключа, выходы первого и второго ключей подсоединены соответственно к счетным входам C счетчиков первого и второго делителей частоты, выходы первого и второго счетчиков подключены соответственно к входам первого и второго дешифраторов, первый выход «Инф. сигнал» блока синхронизации соединен с первым входом блока обнаружения ошибок, первым входом логической схемы ИЛИ и R-входом сброса в 0 второго счетчика, выход второго делителя частоты соединен со вторым входом логической схемы ИЛИ и R -входом сброса в 0 первого счетчика, выход логической схемы ИЛИ является вторым выходом тактовых импульсов ТИ1.5. The device according to claim 4, characterized in that the synchronization unit contains a clock pulse generator (GTI), an inverter, the first and second keys based on AND logic, the first and second frequency dividers, built on the basis of two counters and two decoders, and OR logic element, the GTI output is connected to the first inputs of the first and second keys, the second input of the first key is combined with the inverter input and the communication channel, the inverter output is connected to the second input of the second key, the outputs of the first and second keys are connected respectively to the counting the input inputs C of the counters of the first and second frequency dividers, the outputs of the first and second counters are connected respectively to the inputs of the first and second decoders, the first output “Inf. the signal ”of the synchronization unit is connected to the first input of the error detection unit, the first input of the OR logic circuit and the R-reset input to 0 of the second counter, the output of the second frequency divider is connected to the second input of the OR logic circuit and the R-reset input to 0 of the first counter, the logical output OR circuit is the second output of TI1 clock pulses. 6. Устройство по п.4, отличающееся тем, что блок выработки тактовых импульсов (БТИ), генерирующий тактовые импульсы ТИ2 с тактовым интервалом Т и тактовые импульсы ТИ3 с тактовым интервалом 2Т, содержит два счетчика и два ключа, при этом счетный вход первого счетчика и первый вход первого ключа соединены с первым выходом блока синхронизации, вход R обоих счетчиков соединен с цепью установки в 0 «Уст 0», выход первого счетчика соединен со вторым входом первого ключа, выход которого соединен со счетным входом второго счетчика и первым входом второго ключа и является выходом тактовых импульсов ТИ2, выход второго счетчика соединен со вторым входом второго ключа, выход которого является выходом тактовых импульсов ТИ3.6. The device according to claim 4, characterized in that the block generating clock pulses (BTI), generating clock pulses TI2 with a clock interval T and clock pulses TI3 with a clock interval 2T, contains two counters and two keys, while the counting input of the first counter and the first input of the first key is connected to the first output of the synchronization unit, the input R of both counters is connected to the set circuit to 0 "Set 0", the output of the first counter is connected to the second input of the first key, the output of which is connected to the counting input of the second counter and the first input of the second of the key and is the output clock Tm2, the second counter output is connected to the second input of the second switch, whose output is the output clock TI3. 7. Устройство по п.4, отличающееся тем, что блок обнаружения ошибок (БОО), содержит регистр сдвига на 4 D-триггерах, счетные входы которых соединены с вторым выходом ТИ1 блока синхронизации, D вход первого триггера соединен с первым выходом блока синхронизации, который является выходом сигнала «Инф. сигнал», первый дешифратор на 8 логических схемах И с 1-й по 8, второй дешифратор на логических схемах И с 9-й по 17, восемнадцатую логическую схему И, первый вход которой соединен с цепью тактовых импульсов ТИ3, а выход является цепью «Ошибка», и логическую схему ИЛИ, выход которой соединен со вторым входом восемнадцатой схемы И, при этом прямой выход первого D-триггера соединен с входами D второго D-триггера, первого входа первой логической схемы И и первого входа третьей логической схемы И, инверсный выход первого D-триггера соединен с первым входом второй схемы И и первым входом четвертой схемы И, прямой выход второго D-триггера соединен с входом третьего D-триггера и вторыми входами первой и четвертой логических схем И, инверсный выход второго D-триггера соединен со вторыми входами второй и третьей логических схем И, прямой выход третьего D-триггера соединен с D входом четвертого D-триггера и первыми входами пятой и седьмой логических схем И, инверсный выход третьего D-триггера соединен с первыми входами шестой и восьмой логических схем И, прямой выход четвертого D-триггера соединен со вторыми входами пятой и восьмой логических схем И, инверсный выход четвертого D-триггера соединен со вторыми входами шестой и седьмой логических схем И, выход первой логической схемы И соединен с первыми входами девятой и четырнадцатой логических схем И и является первым выходом БОО, выход второй логической схемы И соединен с первыми входами десятой и пятнадцатой логических схем И и является вторым выходом БОО, выход третьей логической схемы И соединен с первым входом шестнадцатой логической схемы И и является третьим выходом БОО, выход четвертой логической схемы И соединен с первыми входами одиннадцатой, двенадцатой, тринадцатой и семнадцатой логических схем И и является четвертым выходом БОО, выход пятой логической схемы И соединен со вторыми входами девятой и двенадцатой логических схем И, выход шестой логической схемы И соединен со вторыми входами десятой и одиннадцатой логических схем И, выход седьмой логической схемы И соединен со вторым входом семнадцатой логической схемы И, выход восьмой логической схемы И соединен со вторыми входами тринадцатой, четырнадцатой, пятнадцатой и шестнадцатой логических схем И, выходы логических схем И с девятой по семнадцатую соединены с соответствующими входами логической схемы ИЛИ, входы R D-триггеров являются входами сигнала установки в 0 «Уст 0».7. The device according to claim 4, characterized in that the error detection unit (BOO), contains a shift register for 4 D-flip-flops, the counting inputs of which are connected to the second output TI1 of the synchronization block, D the input of the first trigger is connected to the first output of the synchronization block, which is the output of the signal "Inf. signal ", the first decoder on 8 logical circuits And from 1 to 8, the second decoder on logical circuits And from 9th to 17, the eighteenth logical circuit And, the first input of which is connected to the TI3 clock circuit, and the output is a circuit" Error ", and the OR logic circuit, the output of which is connected to the second input of the eighteenth And circuit, while the direct output of the first D-trigger is connected to the D inputs of the second D-trigger, the first input of the first logical circuit And and the first input of the third logical circuit And, inverse the output of the first D trigger is connected to the first input ohm of the second circuit And and the first input of the fourth circuit And, the direct output of the second D-trigger is connected to the input of the third D-trigger and the second inputs of the first and fourth logic circuits And the inverse output of the second D-trigger is connected to the second inputs of the second and third logic circuits And , the direct output of the third D-flip-flop is connected to the D input of the fourth D-flip-flop and the first inputs of the fifth and seventh logic circuits AND, the inverse output of the third D-flip-flop is connected to the first inputs of the sixth and eighth logic circuits And, the direct output of the fourth D-flip-flop is connected about the second inputs of the fifth and eighth logic circuits And, the inverse output of the fourth D-trigger is connected to the second inputs of the sixth and seventh logic circuits And, the output of the first logic circuit And is connected to the first inputs of the ninth and fourteenth logic circuits And is the first output of the BOO, the second output logic circuit And is connected to the first inputs of the tenth and fifteenth logic circuits And and is the second output of the BOO, the output of the third logic circuit And is connected to the first input of the sixteenth logic circuit And is the third output of the BOO, output the fourth logic circuit AND is connected to the first inputs of the eleventh, twelfth, thirteenth and seventeenth logic circuits And is the fourth output of the BOO, the output of the fifth logic circuit And is connected to the second inputs of the ninth and twelfth logic circuits AND, the output of the sixth logic circuit And is connected to the second inputs of the tenth and the eleventh logic circuit And, the output of the seventh logic circuit And is connected to the second input of the seventeenth logic circuit And, the output of the eighth logic circuit And is connected to the second inputs of the thirteenth, fourteen minutes, fifteenth and sixteenth logic AND, logic and outputs ninth to seventeenth connected to respective inputs of a logic OR gate, the inputs R D-flip-flops are the inputs of the signal in the 0 "Set 0". 8. Устройство по п.4, отличающееся тем, что блок преобразования канального кода (БПКК) содержит две логические схемы ИЛИ, две логические схемы И и SR-триггер, при этом первый и второй входы первой логической схемы ИЛИ соединены соответственно с первым и вторым выходами БОО, а первый и второй входы второй логической схемы ИЛИ соединены соответственно с третьим и четвертым выходами БОО, выход первой логической схемы ИЛИ соединен с первым входом первой логической схемы И, выход второй логической схемы ИЛИ соединен с первым входом второй логической схемы И, вторые входы логических схем И соединены с вторым выходом блока выработки тактовых импульсов ТИ2, выходы первой и второй логических схем И соединены соответственно с входами S и R SR-триггера, выход которого является выходом «Двоичный код» устройства для демодуляции канального кода. 8. The device according to claim 4, characterized in that the channel code conversion unit (BPCK) contains two OR logic circuits, two AND logic circuits, and an SR trigger, while the first and second inputs of the first OR logic circuit are connected respectively to the first and second the BOO outputs, and the first and second inputs of the second OR logic circuit are connected respectively to the third and fourth BOO outputs, the output of the first OR logic circuit is connected to the first input of the first AND logic circuit, the output of the second OR logic circuit is connected to the first input of the second logical circuit th circuit And, the second inputs of the logic circuits And are connected to the second output of the block generating clock pulses TI2, the outputs of the first and second logic circuits And are connected respectively to the inputs S and R of the SR-trigger, the output of which is the output "Binary code" of the device for demodulating the channel code .
RU2012146650/08A 2012-11-01 2012-11-01 Channel code demodulation method and device RU2521299C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2012146650/08A RU2521299C1 (en) 2012-11-01 2012-11-01 Channel code demodulation method and device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2012146650/08A RU2521299C1 (en) 2012-11-01 2012-11-01 Channel code demodulation method and device

Publications (2)

Publication Number Publication Date
RU2012146650A RU2012146650A (en) 2014-05-10
RU2521299C1 true RU2521299C1 (en) 2014-06-27

Family

ID=50629345

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2012146650/08A RU2521299C1 (en) 2012-11-01 2012-11-01 Channel code demodulation method and device

Country Status (1)

Country Link
RU (1) RU2521299C1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4808970A (en) * 1986-04-28 1989-02-28 Societe Anonyme De Telecommunications Decoding device for CMI code
SU1591189A1 (en) * 1988-03-10 1990-09-07 Penzenskij Polt Inst Signal decoder
RU2163400C1 (en) * 2000-07-31 2001-02-20 Демченко Олег Федорович Universal hybrid method for single error correction in data transmission using binary-pulse manchester ii code
RU2168270C2 (en) * 1999-01-05 2001-05-27 Санкт-Петербургский государственный университет телекоммуникаций им. проф. М.А. Бонч-Бруевича Process of coding of digital signals and device for its implementation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4808970A (en) * 1986-04-28 1989-02-28 Societe Anonyme De Telecommunications Decoding device for CMI code
SU1591189A1 (en) * 1988-03-10 1990-09-07 Penzenskij Polt Inst Signal decoder
RU2168270C2 (en) * 1999-01-05 2001-05-27 Санкт-Петербургский государственный университет телекоммуникаций им. проф. М.А. Бонч-Бруевича Process of coding of digital signals and device for its implementation
RU2163400C1 (en) * 2000-07-31 2001-02-20 Демченко Олег Федорович Universal hybrid method for single error correction in data transmission using binary-pulse manchester ii code

Also Published As

Publication number Publication date
RU2012146650A (en) 2014-05-10

Similar Documents

Publication Publication Date Title
US7162672B2 (en) Multilevel signal interface testing with binary test apparatus by emulation of multilevel signals
US7786763B1 (en) Clock circuit with harmonic frequency detector
CN112100108B (en) Method and system for asynchronous serialization of multiple serial communication signals
KR100914964B1 (en) Signal Encoder And Signal Decoder
US8402355B2 (en) Signal processing device and error correction method
GB1578635A (en) Dc free encoding for data transmission system
JP5202115B2 (en) Transmission system, receiving apparatus and transmission method
KR860001257B1 (en) Data reading apparatus for data transmission
JPH07505264A (en) Method and apparatus for decoding Manchester encoded data
RU2521299C1 (en) Channel code demodulation method and device
EP1425594B1 (en) Multilevel signal interface testing with binary test apparatus by emulation of multilevel signals
US9722630B1 (en) Decoding apparatus and method for decoding a serially transmitted signal thereof
CN111147085A (en) Decoding method and device for signal transcoding
RU2317642C2 (en) Method for encoding a digital signal for information transmission
US11677464B2 (en) Optical transceiver and method for controlling optical transceiver
JP4377420B2 (en) Simultaneous bidirectional data transmission / reception system
JP2012023638A (en) Digital communication system and receiving device used therefor
SU960896A1 (en) Device for assembly synchronization in data transmission systems
KR960011967A (en) Digital Restoration Device of DVCR
JPH04247748A (en) Hdb3 code decoder
JPH10135838A (en) Cmi/nrz conversion circuit
RU2065174C1 (en) Code signal demodulator of telemetering object-identifying system
JPH08181683A (en) Code conversion circuit
KR0156188B1 (en) An apparatus for detecting partial reference class-4 signal
US20090135959A1 (en) Apparatus and method for detecting a missing pulse in complementary coded irregular signals

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20141102