RU2517694C1 - Apparatus for calculating discrete polynomial transformations - Google Patents

Abstract

FIELD: information technology.

SUBSTANCE: apparatus includes a system of n N-bit shift registers, T units for calculating a system of functions of discrete polynomial transformations (DPT) and T units of coincidence adders for N ƒ-bit binary numbers, where T is the number of elements of the pattern of the given subclass of the DPT, represented by (ƒ-1+log₂N)-bit binary numbers, ƒ=n+r, n is the number of binary bits of the input of the apparatus, r is the maximum number of binary bits of constants for the given subclass of the DPT.

EFFECT: executing different subclasses of discrete polynomial transformations and realising finite impulse response filters using the given system of functions.

4 dwg

Description

The claimed invention relates to the field of digital signal processing (DSP) for various purposes and can be used in the processing of video and audio signals in real time. For solving DSP tasks for various purposes, certain subclasses of discrete polynomial transformations (DFS) are applicable. For example, discrete orthogonal (unitary) transforms - discrete Fourier transform (DFT) and Hartley (DPC), both direct and inverse [1, p.21], as well as digital filters with impulse response of finite duration (FIR filters) [ 2, p. 357].

, $$i=\overline{\mathrm{0,}(N-1)}$$

на конечном интервале длины N, N=2^c вида [1, стр.21]A significant problem in the design of devices for the implementation of the DPP is the choice of its structure, which ensures both high performance and the versatility of this device in relation to the implementation of a given subclass of DPP. One of the ways to improve the performance of this device is the implementation of pipelined data processing while maintaining intermediate results. For computing devices (VT) implemented in this way, the maximum speed is defined as the sum of the maximum delay time of one of the conveyor stages and the maximum delay time of one of the registers that store intermediate results. The universality of the device for calculating the DPP is achieved due to the possibility of varying the elements of the system of functions φ _ki (x _k ), $$k=\overline{0(N-\mathrm{one})}$$

, $$i=\overline{0(N-\mathrm{one})}$$

on a finite interval of length N, N = 2 ^{c of the} form [1, p. 21]

$$y_i=\frac{\mathrm{one}}{N}{\displaystyle \sum _{i=0}^{N-\mathrm{one}}{\varphi }_{ki}(x_k)}.\text{(one)}$$

, с - целые положительные значения. Согласно [3, стр.157], данная система функций (1) в совокупности с определенным коэффициентами a _k, $$k=\overline{\mathrm{0,}(N-1)}$$

, образует «фильтрующий» полином.According to [2, p. 357], we implement the FIR filter (non-recursive digital filter) based on (1) for the system of functions φ _k (x _k ) = a _k · x _k on a finite interval of length N, N = 2 ^c , where x _k is the signal value at the k-th moment in time, $$k=\overline{0(N-\mathrm{one})}$$

, c are integer positive values. According to [3, p. 157], this system of functions (1) in conjunction with certain coefficients a _k , $$k=\overline{0(N-\mathrm{one})}$$

, forms a "filtering" polynomial.

A known implementation of the fast Hartley and Fourier transforms using pipelining the process of computing the basic operation (“butterfly”) of the fast DFT and DPC algorithm [RU ⁽¹¹⁾ 2190874 ⁽¹³⁾ , C2 G06F 17/14, 07/20/1999]. The disadvantage of this implementation is the limitation on the number of discrete transformations performed.

There is a known implementation of DFT on a finite interval N = 2 ^s when using processors, which ensures maximum performance by optimizing the process of extracting DFT coefficients from memory [RU ⁽¹¹⁾ 2290687 ^(13), C1 G06F 17/14 (2006.01), 05/31/2005 ]. The disadvantage of this implementation is the limitation on the number of discrete transformations performed.

A known implementation of a universal digital filter with a programmable structure, which, in addition to the FIR filter, allows you to implement an autoregressive filter [RU ⁽¹¹⁾ 2399152 ^(13), C2 H03H 17/04, H03H 17/06, H03H 21/00 (2006.01), 03/12/2008]. The disadvantages of this implementation are the limitation on the number of discrete transformations performed and the low speed.

, содержит комбинационный сумматор с (n-p) (p+1)-разрядными входами и (p+q)-разрядным выходом, где n-разрядность чисел, (p+1)-разрядность заданного модуля, q=]log₂(n-p)[ [RU⁽¹¹⁾ 2421781^(13), C1 G06F 7/72, H03M 7/18 (2006.01), 19.10.2009]. Данное устройство позволяет производить конвейерное вычисление значений остатков от деления по заданному модулю с сохранением промежуточных результатов (частичных остатков), следствием чего является существенное увеличение быстродействия данного устройства при обработке потока чисел. Недостаток данного устройства - ограничение по количеству выполняемых дискретных преобразований.The closest in technical essence to the claimed invention is a device for generating a residue according to a given module, containing T blocks for the formation of partial residues with the preservation of the calculated results, two parallel registers, a multiplexer, a comparator and a subtraction unit, the t-th block for the formation of partial residues, $$t=\overline{\mathrm{one,}T}$$

, contains a combinational adder with (np) (p + 1) -bit inputs and (p + q) -bit output, where n is the bit capacity of the numbers, (p + 1) bit capacity of the given module, q =] log ₂ (np) [[RU ⁽¹¹⁾ 2421781 ^(13), C1 G06F 7/72, H03M 7/18 (2006.01), 10.19.2009]. This device allows the conveyor calculation of the values of the remainder of the division for a given module while maintaining intermediate results (partial residuals), the result of which is a significant increase in the speed of this device when processing a stream of numbers. The disadvantage of this device is the limitation on the number of discrete transformations performed.

The reasons that impede the achievement of the technical result when using the known device include a limitation on the number of discrete transformations they perform, which significantly limits the scope of its application.

, $$i=\overline{\mathrm{0,}(T-1)}$$

, в параллельные регистры значений разрядов функций каждого из блоков вычисления системы функций ДПП, а также в изменении количества блоков вычисления системы функций ДПП и блоков комбинационных сумматоров для N ƒ-разрядных двоичных чисел. Количество каждого из указанных блоков определено как Т - количество элементов образа заданного подкласса ДПП. В устройстве реализовано параллельное вычисление каждого из Т элементов указанных подклассов ДПП, причем в каждом из блоков вычисления системы функций ДПП и в каждом из комбинационных сумматоров для N ƒ-разрядных двоичных чисел производится конвейерное вычисление с сохранением промежуточных результатов.The technical result consists in expanding the functionality of a device for calculating DPS, the structure of which can be configured to perform various subclasses of DFS (for example, Fourier, Walsh, Haar, Hartley, cosine, etc.), as well as to implement FIR filters. The adjustment is made by defining a system of functions on a finite interval of length N and consists in entering all possible values of the functions φ _ki (x _k ) for given values of x _k , $$k=\overline{0(N-\mathrm{one})}$$

, $$i=\overline{0(T-\mathrm{one})}$$

, in parallel registers of the values of the digits of the functions of each of the blocks of calculation of the system of functions of the DPP, as well as in changing the number of blocks of calculation of the system of functions of the DPP and the blocks of combinational adders for N ƒ-bit binary numbers. The number of each of these blocks is defined as T - the number of image elements of a given subclass of DFS. The device implements parallel calculation of each of the T elements of the indicated subclasses of DFS, and in each of the blocks of the calculation of the system of functions of the DFS and in each of the combinational adders for N ƒ-bit binary numbers, pipelining is performed with the intermediate results saved.

, введены система из n N-разрядных регистров сдвига с входом на n двоичных разрядов, с синхровходом и с N n-разрядными двоичными выходами, а также Т блоков вычисления системы функций ДПП с N n-разрядными двоичными входами, с Т входами значений разрядов функций ДПП на N·ƒ·2ⁿ двоичных разрядов каждый, с синхровходом, с входом инициализации и с N выходами на ƒ двоичных разрядов каждый, причем вход системы из n N-разрядных регистров сдвига является входом устройства на n двоичных разрядов, каждый из N выходов системы из n N-разрядных регистров сдвига соединен с N n-разрядными двоичными входами каждого из Т блоков вычисления системы функций ДПП, при этом N ƒ-разрядных выходов каждого из Т блоков вычисления системы функций ДПП соединены с N входами соответствующего ему комбинационного сумматора для N ƒ-разрядных двоичных чисел, (ƒ+log₂N)-разрядные выходы каждого из комбинационных сумматоров для N ƒ-разрядных двоичных чисел являются выходами устройства для вычисления ДПП, синхровход системы из n N-разрядных регистров сдвига, синхровход каждого из Т блоков вычисления системы функций ДПП и синхровход каждого из Т комбинационных сумматоров для N ƒ-разрядных двоичных чисел является синхровходом устройства для вычисления ДПП, каждый вход значений разрядов функций ДПП t-го блока вычисления системы функций ДПП соединен с t-м входом значений разрядов функций ДПП на N·ƒ·2ⁿ двоичных разрядов устройства для вычисления ДПП, $$t=\overline{\mathrm{1,}T}$$

, а вход инициализации каждого из Т блоков вычисления системы функций ДПП является входом инициализации устройства, система из n N-разрядных регистров сдвига содержит n N-разрядных регистров сдвига с последовательным входом, синхровходом и N двоичными выходами каждый, причем последовательный вход каждого N-разрядного регистра сдвига соединен с соответствующим двоичным разрядом n-разрядного входа устройства для вычисления ДПП, синхровход каждого из n N-разрядных регистров сдвига соединен с синхровходом устройства для вычисления ДПП, а i-е разряды N-разрядных регистров сдвига являются i-м выходом системы из n N-разрядных регистров сдвига на n двоичных разрядов каждый, $$i=\overline{\mathrm{1,}N}$$

, t-й блок вычисления системы функций ДПП, $$t=\overline{\mathrm{1,}T}$$

, содержит N·ƒ параллельных регистров значений разрядов функций разрядности 2ⁿ каждый с синхровходом, N·ƒ мультиплексоров «2ⁿ в 1», N параллельных ƒ-разрядных регистров с синхровходом, причем синхровход каждого из параллельных регистров значений разрядов функций соединен с входом инициализации устройства для вычисления ДПП, вход данных каждого из N·ƒ параллельных регистров значений разрядов функций соединен с соответствующими входами значений разрядов функций ДПП на N·ƒ·2ⁿ двоичных разрядов устройства для вычисления ДПП, а выходы данных каждого из N·ƒ параллельных регистров значений разрядов функций соединены с входами данных соответствующих им мультиплексоров «2ⁿ в 1», управляющие входы каждого из ƒ элементов i-й группы мультиплексоров «2ⁿ в 1» соединены с i-м входом n-разрядных двоичных чисел t-го блока вычисления системы функций ДПП, выходы данных i-й группы мультиплексоров «2ⁿ в 1» соединены с входом данных i-го параллельного ƒ-разрядного регистра, синхровход каждого из которых соединен с синхровходом устройства для вычисления ДПП, а выход данных каждого из которых является i-м выходом ƒ-разрядных двоичных чисел t-го блока вычисления системы функций ДПП, $$i=\overline{\mathrm{1,}N}$$

, $$t=\overline{\mathrm{1,}T}$$

, t-й комбинационный сумматор для N ƒ-разрядных двоичных чисел, $$t=\overline{\mathrm{1,}T}$$

, содержит (N-1) двухвходовых сумматора, из которых 2^u-2-j имеют разрядность (ƒ+j); $$j=\overline{\mathrm{0,}(u-2)}$$

, u=1+logN, а также (N-1) параллельных регистра с синхровходом, из которых 2^u-2-j имеют разрядность (ƒ+j+1), $$j=\overline{\mathrm{0,}(u-2)}$$

, u=1+logN, N входов на ƒ двоичных разрядов каждый, причем каждый из N входов на ƒ двоичных разрядов N/2 двухвходовых сумматоров соединен с N входами t-го блока вычисления системы функций ДПП разрядности ƒ, $$i=\overline{\mathrm{1,}T}$$

, выходы N/2 двухвходовых сумматоров соединены с входами N/2 (ƒ+1)-разрядных параллельных регистров, выходы которых, в свою очередь, соединены с входами N/4 двухвходовых сумматоров, выходы которых соединены с входами N/4 (ƒ+2)-разрядных параллельных регистров, выходы N/2^d (ƒ+d)-разрядных параллельных регистров соединены c входами N/2^d+1 двухвходовых сумматоров, выходы которых соединены с входами N/2^d-1 (ƒ+d+1)-разрядных параллельных регистров, $$d=\overline{\mathrm{2,}(-2+{\log }_{2}N)}$$

, выходы двух (ƒ-1+log₂N)-разрядных параллельных регистров соединены с входами двухвходового сумматора, выход которого соединен с входом параллельного регистра разрядности (ƒ+log₂N), выход которого является выходом t-го комбинационного сумматора для N ƒ-разрядных двоичных чисел, $$t=\overline{\mathrm{1,}T}$$

, синхровходы каждого из (N-1)-го параллельного регистра соединены с синхровходом устройства для вычисления ДПП.The technical result is achieved in that a device for computing discrete polynomial transformations containing the t-th combiner for N N-bit binary numbers with one output on each ((+ log ₂ N) bits each, $$t=\overline{\mathrm{one,}T}$$

, introduced a system of n N-bit shift registers with an input to n binary bits, with a sync input and with N n-bit binary outputs, as well as T blocks of calculation of the DPP function system with N n-bit binary inputs, with T inputs of function bit values DPC on N · ƒ · 2 ⁿ binary bits each, with a clock input, with an initialization input and with N outputs on ƒ binary bits each, and the system input from n N-bit shift registers is the device input to n binary bits, each of N outputs systems of n N-bit shift registers is denied with N n-bit binary inputs of each of the T blocks of calculation of the system of functions of the DFS, while the N ƒ-bit outputs of each of the T blocks of calculation of the system of functions of the DFS are connected to the N inputs of the corresponding combination adder for N ƒ-bit binary numbers, (ƒ + log ₂ N) -bit outputs of each of the combination of adders for N ƒ-bit binary numbers are the outputs of the device for calculating the DPP system clock terminal of the n N-bit shift register, the clock of each of the T blocks computing system DPP and functions sinhrovh d of each of the T combinational adders for N ƒ-bit binary numbers is a clock terminal device to calculate DPP, each input values discharges functions DPP t-th block DPP system functions computing coupled to t-th input bits DPP function values on N · ƒ · 2 ⁿ bits of the device for calculating the DPS, $$t=\overline{\mathrm{one,}T}$$

and the initialization input of each of the T blocks of the calculation of the DPP function system is the initialization input of the device, the system of n N-bit shift registers contains n N-bit shift registers with serial input, clock input and N binary outputs each, and the serial input of each N-bit the shift register is connected to the corresponding binary bit of the n-bit input of the device for calculating the DPS, the clock input of each of the n N-bit shift registers is connected to the clock input of the device to calculate the DFS, and the ith the bits of N-bit shift registers are the ith output of the system from n N-bit shift registers of n binary bits each, $$i=\overline{\mathrm{one,}N}$$

, t-th block of the calculation of the system of functions of the DPP, $$t=\overline{\mathrm{one,}T}$$

Comprises N · ƒ parallel register values discharges functions the bit 2 ⁿ each with a clock terminal, N · ƒ multiplexers "2 ⁿ 1», N parallel ƒ-bit registers with the clock, the clock terminal of each of the parallel register values discharges functions connected to the initialization input devices for calculating the DPP, the data input of each of the N · ельных parallel registers of values of the bits of the functions is connected to the corresponding inputs of the values of the bits of the functions of the DPP on N · ƒ · 2 ⁿ binary bits of the device for calculating the DPP, and the data outputs of each of the N · ƒ parallel registers of the values of the bits of the functions are connected to the data inputs of the corresponding 2 ⁿ in 1 multiplexers, the control inputs of each of the ƒ elements of the i-th group of 2 ⁿ in 1 multiplexers are connected to the i-th input of n-bit binary numbers of the t-th block of the calculation of the system of functions of the DPP, the data outputs of the i-th group of multiplexers "2 ⁿ in 1" are connected to the data input of the i-th parallel ƒ-bit register, the clock input of each of which is connected to the sync input of the device for calculating the DPP the output of each of which is I am the i-th output of ƒ-bit binary numbers of the t-th block of the calculation of the system of functions of the DFS $$i=\overline{\mathrm{one,}N}$$

, $$t=\overline{\mathrm{one,}T}$$

, t-th combinational adder for N ƒ-bit binary numbers, $$t=\overline{\mathrm{one,}T}$$

, contains (N-1) two-input adders, of which 2 ^u-2-j have bit depth (ƒ + j); $$j=\overline{0(u-2)}$$

, u = 1 + logN, as well as (N-1) parallel registers with a synchro input, of which 2 ^u-2-j have bit depth (ƒ + j + 1), $$j=\overline{0(u-2)}$$

, u = 1 + logN, N inputs to ƒ binary digits each, and each of N inputs to ƒ binary digits of N / 2 two-input adders is connected to N inputs of the t-th block of the calculation of the system of functions of the DPS of bits ƒ, $$i=\overline{\mathrm{one,}T}$$

, the N / 2 outputs of two-input adders are connected to the inputs of N / 2 (ƒ + 1) -bit parallel registers, the outputs of which, in turn, are connected to the N / 4 inputs of two-input adders, the outputs of which are connected to the N / 4 inputs (ƒ + 2) -bit parallel registers, outputs N / 2 ^d (ƒ + d) -bit parallel registers are connected to the inputs N / 2 ^{d + 1 of} two-input adders, the outputs of which are connected to the inputs N / 2 ^d-1 (ƒ + d + 1 ) -bit parallel registers, $$d=\overline{2(-2+{\log }_{2}N)}$$

, the outputs of two (ƒ-1 + log ₂ N) -bit parallel registers are connected to the inputs of a two-input adder, the output of which is connected to the input of the parallel bit register (ƒ + log ₂ N), the output of which is the output of the t-th combiner for N ƒ -bit binary numbers $$t=\overline{\mathrm{one,}T}$$

, the clock inputs of each of the (N-1) -th parallel register are connected to the clock input of the device for calculating the DPS.

, $$i=\overline{\mathrm{0,}(T-1)}$$

, соответствующей указанному подклассу ДПП (см. выше). При этом для комплексной и для вещественной составляющей каждого элемента образа заданного подкласса ДПП применимы отдельные пары блоков вычисления системы функций ДПП и комбинационных сумматоров для N ƒ-разрядных двоичных чисел. Например, для реализации ДПФ на конечном интервале N требуется T=2N указанных блоков, для реализации ДПХ-Т=N пар указанных блоков, а для реализации КИХ-фильтра порядка N достаточно одной пары данных блоков, соответственно. Кроме того, внутри каждого из Т комбинационных сумматоров для N ƒ-разрядных двоичных чисел предусмотрена возможность сохранения промежуточных результатов, частичных сумм, в параллельных регистрах с синхровходом.Each of the T blocks of the calculation of the system of functions of the DFS can be configured to implement an arbitrary system of functions φ _ki (x _k ) from the given values of x _k , $$k=\overline{0(N-\mathrm{one})}$$

, $$i=\overline{0(T-\mathrm{one})}$$

corresponding to the indicated subclass of DFS (see above). Moreover, for the complex and for the real component of each element of the image of a given subclass of DFS, separate pairs of blocks of calculation of the system of functions of the DFS and combinational adders for N ƒ-bit binary numbers are applicable. For example, for the implementation of the DFT on a finite interval N, T = 2N of the indicated blocks is required, for the implementation of the DPH-T = N pairs of the indicated blocks, and for the implementation of the FIR filter of order N, one pair of these blocks is sufficient, respectively. In addition, inside each of the T combiners for N ƒ -bit binary numbers, it is possible to store intermediate results, partial sums, in parallel registers with a sync input.

, приведены на фиг.2, фиг.3 и фиг.4, соответственно.A diagram of a device for computing discrete polynomial transformations is shown in Fig. 1, and a diagram of a system of n N-bit shift registers, the t-th block of the calculation of the system of functions of the DPC and the t-th combinational adder for N ƒ-bit binary numbers, $$t=\overline{\mathrm{one,}T}$$

are shown in figure 2, figure 3 and figure 4, respectively.

, причем каждая из данных функций представлена ƒ-разрядными двоичными числами, где Т - количество элементов образа заданного подкласса ДПП, представленных (ƒ+log₂N)-разрядными двоичными числами, N=2^c - длина интервала последовательности, над которой выполняется ДПП, ƒ=n+r, r - максимальное количество двоичных разрядов постоянных коэффициентов для заданного подкласса ДПП, n - количество двоичных разрядов входа устройства, причем вход системы 2 из n N-разрядных регистров сдвига, представленный n-разрядным двоичных значением x_k, является входом 4 устройства для вычисления ДПП, синхровход системы 2 из n N-разрядных регистров сдвига, а также каждого из блоков 3_t вычисления системы функций ДПП и каждого из комбинационных сумматоров 1_t для N ƒ-разрядных двоичных чисел, $$t=\overline{\mathrm{1,}T}$$

, является синхровходом устройства для вычисления ДПП (на фиг.1 не показаны), вход инициализации каждого из блоков 3_t вычисления системы функций ДПП, $$t=\overline{\mathrm{1,}T}$$

, является входом инициализации устройства для вычисления ДПП (на фиг.1 не показаны), вход значений разрядов функции ДПП соответствующего блока 3_t вычисления системы функций ДПП на N·ƒ·2ⁿ двоичных разрядов является t-м входом значений разрядов функции ДПП устройства для вычисления ДПП, $$t=\overline{\mathrm{1,}T}$$

(на фиг.1 не показаны), выход системы 2 из n N-разрядных регистров сдвига, представленный n·N-разрядным двоичным числом, соединен с входами каждого из блоков 3_t вычисления системы функций ДПП, $$t=\overline{\mathrm{1,}T}$$

, выход каждого из блоков 3_t вычисления системы функций ДПП, представленный ƒ-разрядным двоичным значением, соединен с входом соответствующего комбинационного сумматора 1_t для N ƒ-разрядных двоичных чисел, $$t=\overline{\mathrm{1,}T}$$

, а выход каждого комбинационного сумматора 1_t для N ƒ-разрядных двоичных чисел, определенный как (ƒ+log₂N)-разрядное двоичное число, является выходом 5_t устройства для вычисления ДПП, $$t=\overline{\mathrm{1,}T}$$

.A device for calculating the DPP contains T combinational adders 1 ₁ , ..., 1 _T for N ƒ-bit binary numbers, a system 2 of n N-bit shift registers, blocks 3 _{t of} computing the system of functions of the DPP, $$t=\overline{\mathrm{one,}T}$$

and each of these functions is represented by ƒ-bit binary numbers, where T is the number of image elements of a given subclass of DFS represented by (ƒ + log ₂ N) -bit binary numbers, N = 2 ^c is the length of the interval of the sequence over which the DFS is performed, ƒ = n + r, r is the maximum number of binary digits of constant coefficients for a given subclass of DPP, n is the number of binary digits of the input of the device, and the input of system 2 of n N-bit shift registers, represented by n-bit binary value x _k , is the input 4 devices the properties for calculating the DFT, the synchro input of system 2 of n N-bit shift registers, as well as each of the blocks 3 _{t of} calculating the system of functions of the DFT and each of the combinational adders 1 _t for N ƒ-bit binary numbers, $$t=\overline{\mathrm{one,}T}$$

is the synchro input of the device for calculating the DPP (not shown in FIG. 1), the input of initialization of each of the blocks 3 _{t of} calculating the system of functions of the DPP, $$t=\overline{\mathrm{one,}T}$$

, Is an input device for computing initialization DPP (not shown in Figure 1), the input values of the respective bits of the function DPP unit 3 _t computing system functions on DPP N · ƒ · 2 ⁿ bits is the t-th input bits of values for DPP device functions DPP calculations $$t=\overline{\mathrm{one,}T}$$

(not shown in FIG. 1), the output of system 2 from n N-bit shift registers, represented by an n · N-bit binary number, is connected to the inputs of each of the blocks 3 _{t of the} calculation of the system of functions of the DPP, $$t=\overline{\mathrm{one,}T}$$

, the output of each of the blocks 3 _{t of the} calculation of the system of functions of the DPP, represented by a ƒ-bit binary value, is connected to the input of the corresponding combination adder 1 _t for N ƒ-bit binary numbers, $$t=\overline{\mathrm{one,}T}$$

, and the output of each combination adder 1 _t for N ƒ -bit binary numbers, defined as a (ƒ + log ₂ N) -bit binary number, is the output 5 _{t of the} device for calculating DPS, $$t=\overline{\mathrm{one,}T}$$

.

, причем последовательные входы каждого из регистров сдвига 6_b, $$b=\overline{\mathrm{1,}n}$$

, соединены с соответствующим двоичным разрядом входа устройства 4 для вычисления ДПП - 4_b, $$b=\overline{\mathrm{1,}n}$$

, синхровходы каждого из N-разрядных регистров сдвига 6_b, $$b=\overline{\mathrm{1,}n}$$

, соединены с синхровходом устройства для вычисления ДПП (на фиг.2 не показаны), а выходы 7_b,i, каждого из N-разрядных регистров сдвига 6_b, $$b=\overline{\mathrm{1,}n}$$

, образуют i-й выход системы 2 из n N-разрядных регистров сдвига на n двоичных разрядов каждый, $$i=\overline{\mathrm{1,}N}$$

.Figure 2 presents a system 2 of n N-bit shift registers, which includes n N-bit shift registers 6 _b , $$b=\overline{\mathrm{one,}n}$$

, and the serial inputs of each of the shift registers 6 _b , $$b=\overline{\mathrm{one,}n}$$

are connected to the corresponding binary bit of the input of the device 4 for calculating the DPP - 4 _b , $$b=\overline{\mathrm{one,}n}$$

, the clock inputs of each of the N-bit shift registers 6 _b , $$b=\overline{\mathrm{one,}n}$$

are connected to the sync input of the device for calculating the DPS (not shown in FIG. 2), and the outputs 7 _{b, i of} each of the N-bit shift registers 6 _b , $$b=\overline{\mathrm{one,}n}$$

form the i-th output of system 2 from n N-bit shift registers of n binary digits each, $$i=\overline{\mathrm{one,}N}$$

.

, $$t=\overline{\mathrm{1,}T}$$

, который включает N·ƒ параллельных регистров 8_t.(k+1)p, $$p=\overline{\mathrm{1,}ƒ}$$

, значений p-го разряда функции φ_k(t-1)(x_k) разрядности 2ⁿ каждый, N·ƒ мультиплексоров 9_t.(k+1).p «2ⁿ в 1» и N параллельных ƒ-разрядных регистров 10_t.(k+1), причем синхровход каждого из параллельных регистров 8_t.(k+1).p значений разрядов функций, $$k=\overline{\mathrm{0,}(N-1)}$$

, $$p=\overline{\mathrm{1,}ƒ}$$

, соединен с входом инициализации 11 устройства для вычисления ДПП, каждый вход данных параллельного регистра 8_t(k+1)p значений разрядов функций ДПП φ_k(t-1)(x_k), $$k=\overline{\mathrm{0,}(N-1)}$$

, соединен с соответствующим входом 12_t.(k+1).p значений p-го разряда указанных функции на N·ƒ·2ⁿ двоичных разрядов, $$p=\overline{\mathrm{1,}ƒ}$$

, $$i=\overline{\mathrm{1,}N}$$

, выход каждого из параллельных регистров 8_t(k+1).p соединен с соответствующими входами данных мультиплексора 9_t.(k+1)p «2ⁿ в 1», тогда как управляющие входы каждого мультиплексора «2ⁿ в 1» из группы 9_t.(k+1).1 … 9_t.(k+1).ƒ, $$k=\overline{\mathrm{0,}(N-1)}$$

, соединены с n-разрядным входом 13_t.(k+1) значений x_k, разряды каждого из которых соединены с двоичными выходами 7_1.(k+1)…7_n.(k+1) системы 2 из n N-разрядных регистров сдвига (см. фиг.2), выходы мультиплексоров 9_t.(k+1).1…9_t.(k+1).ƒ «2ⁿ в 1» соединены с входами параллельных ƒ-разрядных регистров 10_t.(k+1), $$k=\overline{\mathrm{0,}(N-1)}$$

, синхровход каждого из которых соединен с синхровходом устройства для вычисления ДПП (на фиг.3 не указаны), а выходы параллельных ƒ-разрядных регистров 10_t.(k+1) являются ƒ-разрядными выходами 14_t.(k+1) блока 3_t вычисления системы функций ДПП, $$k=\overline{\mathrm{0,}(N-1)}$$

, $$t=\overline{\mathrm{1,}T}$$

, соответственно.Figure 3 presents one of the blocks 3 _{t of the} calculation of the system of functions of the DPP of the form φ _{k (t-1)} (x _k ), $$k=\overline{0(N-\mathrm{one})}$$

, $$t=\overline{\mathrm{one,}T}$$

which includes N · ƒ parallel registers 8 _{t. (k + 1) p} , $$p=\overline{\mathrm{one,}ƒ}$$

, the values of the pth digit of the function φ _{k (t-1)} (x _k ) of width 2 ⁿ each, N · ƒ multiplexers 9 _{t. (k + 1). p} “2 ⁿ in 1” and N parallel ƒ-bit registers 10 _{t. (K + 1)} , and the sync input of each of the parallel registers is 8 _{t. (K + 1) .p the} values of the bits of the functions, $$k=\overline{0(N-\mathrm{one})}$$

, $$p=\overline{\mathrm{one,}ƒ}$$

, connected to the initialization input 11 of the device for calculating the DPP, each data input of the parallel register 8 _{t (k + 1) p} values of the digits of the functions of the DPP φ _{k (t-1)} (x _k ), $$k=\overline{0(N-\mathrm{one})}$$

, connected to the corresponding input 12 _{t. (k + 1) .p the} values of the pth digit of the indicated functions on N · ƒ · 2 ⁿ binary digits, $$p=\overline{\mathrm{one,}ƒ}$$

, $$i=\overline{\mathrm{one,}N}$$

, the output of each of the parallel registers 8 _{t (k + 1) .p is} connected to the corresponding data inputs of the multiplexer 9 _{t. (k + 1) p} “2 ⁿ in 1”, while the control inputs of each multiplexer are “2 ⁿ in 1” from groups 9 _{t. (k + 1) .1} ... 9 _{t. (k + 1) .ƒ} , $$k=\overline{0(N-\mathrm{one})}$$

are connected to the n-bit input 13 _{t. (k + 1) of the} values x _k , the bits of each of which are connected to the binary outputs 7 _{1. (k + 1)} ... 7 _{n. (k + 1) of} system 2 of n N- bit shift registers (see figure 2), the outputs of the multiplexers 9 _{t. (k + 1) .1} ... 9 _{t. (k + 1) .ƒ} "2 ⁿ in 1" connected to the inputs of parallel ƒ-bit registers 10 _{t . (k + 1)} , $$k=\overline{0(N-\mathrm{one})}$$

, the synchro-input of each of which is connected to the synchro-input of the device for calculating the DPP (not shown in Fig. 3), and the outputs of parallel ƒ-bit registers 10 _{t. (k + 1)} are ƒ-bit outputs 14 _{t. (k + 1) of the} block 3 _t calculation of the system of functions of the DPP, $$k=\overline{0(N-\mathrm{one})}$$

, $$t=\overline{\mathrm{one,}T}$$

, respectively.

, для N ƒ-разрядных двоичных чисел, $$t=\overline{\mathrm{1,}T}$$

, который содержит (N-1) двухвходовых сумматора 15_t.1…15_t.(N-1), из которых 2^u-2-j имеют разрядность (ƒ+j), $$j=\overline{\mathrm{0,}(u-2)}$$

, u=1+logN, а также (N-1) параллельных регистра 16_t.1…16_t.(N-1) с синхровходом, $$k=\overline{\mathrm{1,}(N-1)}$$

, из которых 2^u-2-j имеют разрядность (ƒ+j+1), $$j=\overline{\mathrm{0,}(u-2)}$$

, u=1+logN, N входов на ƒ двоичных разрядов каждый, причем каждый из N входов на ƒ двоичных разрядов N/2 двухвходовых сумматоров 15_t.1…15_t.(N/2) соединен с N входами блока 3_t. вычисления системы функций ДПП разрядности ƒ, $$t=\overline{\mathrm{1,}T}$$

, выходы N/2 двухвходовых сумматоров 15_t.1…15_t.(N/2) соединены с входами N/2 (ƒ+1)-разрядных параллельных регистров 16_t.1…16_t.(N/2), выходы которых, в свою очередь, соединены с входами N/4 двухвходовых сумматоров $${15}_t{}_{(D_1+1)}\dots {15}_{t(D_1+N/4)}$$

, D₁=N/2, выходы которых соединены с входами N/4 (ƒ+2)-разрядных параллельных регистров $${16}_t{}_{(D_1+1)}\dots {16}_{t(D_1+N/4)}$$

, выходы N/2^d (ƒ+d)- разрядных параллельных регистров $${16}_t{}_{(D_1+1)}\dots {16}_{t(D_{d-}{}_1+N/2^d)}$$

, $$D_{d-1}={\displaystyle {\sum }_{l=1}^{d-1}N/2\text{'}}$$

, соединены с входами N/2^d+1 двухвходовых сумматоров $${15}_t{}_{(D_d+1)}\dots {15}_{t(D_d+N/2^{d+1})}$$

, выходы которых соединены с входами N/2^d+1 (ƒ+d+1)-разрядных параллельных регистров $${16}_t{}_{(D_d+1)}\dots {16}_{t(D_d+N/2^{d+1})}$$

, $$d=\overline{\mathrm{2,}(-2+{\log }_{2}N)}$$

, выходы двух (ƒ-1+log₂N)-разрядных параллельных регистров 16_t(N-3) 16_t(N-2) соединены с входами двухвходового сумматора 15_t.(N-1), выход которого соединен с входом параллельного регистра 16_t.(N-1) разрядности (ƒ+log₂N), выход которого является выходом 5_t t-го комбинационного сумматора для N ƒ-разрядных двоичных чисел, $$t=\overline{\mathrm{1,}T}$$

, синхровходы каждого из (N-1)-го параллельного регистра 16_t.1…16_t.(N-1) соединены с синхровходом устройства для вычисления ДПП (на фиг.4 не указаны).Figure 4 shows the combination adder 1 _t , $$t=\overline{\mathrm{one,}T}$$

, for N ƒ-bit binary numbers, $$t=\overline{\mathrm{one,}T}$$

, which contains (N-1) two-input adders 15 _t.1 ... 15 _{t. (N-1)} , of which 2 ^u-2-j have bit capacity (ƒ + j), $$j=\overline{0(u-2)}$$

, u = 1 + logN, as well as (N-1) parallel register 16 _t.1 ... 16 _{t. (N-1)} with sync input, $$k=\overline{\mathrm{one,}(N-\mathrm{one})}$$

of which 2 ^u-2-j have bit depth (ƒ + j + 1), $$j=\overline{0(u-2)}$$

, u = 1 + logN, N inputs to ƒ binary digits each, and each of N inputs to ƒ binary digits N / 2 of two-input adders 15 _t.1 ... 15 _{t. (N / 2) is} connected to N inputs of block 3 _t. computing the system of functions $$t=\overline{\mathrm{one,}T}$$

, the outputs N / 2 of two-input adders 15 _t.1 ... 15 _{t. (N / 2) are} connected to the inputs of N / 2 (ƒ + 1) -bit parallel registers 16 _t.1 ... 16 _{t. (N / 2)} , the outputs which, in turn, are connected to the inputs of the N / 4 two-input adders $${\mathrm{fifteen}}_t{}_{(D_{\mathrm{one}}+\mathrm{one})}...{\mathrm{fifteen}}_{t(D_{\mathrm{one}}+N/\mathrm{four})}$$

, D ₁ = N / 2, the outputs of which are connected to the inputs of N / 4 (ƒ + 2) -bit parallel registers $${16}_t{}_{(D_{\mathrm{one}}+\mathrm{one})}...{16}_{t(D_{\mathrm{one}}+N/\mathrm{four})}$$

outputs N / 2 ^d (ƒ + d) - bit parallel registers $${16}_t{}_{(D_{\mathrm{one}}+\mathrm{one})}...{16}_{t(D_{d-}{}_{\mathrm{one}}+N/2^d)}$$

, $$D_{d-\mathrm{one}}={\displaystyle {\sum }_{l=\mathrm{one}}^{d-\mathrm{one}}N/2\text{'}\text{'}}$$

connected to the inputs of N / 2 ^{d + 1} two-input adders $${\mathrm{fifteen}}_t{}_{(D_d+\mathrm{one})}...{\mathrm{fifteen}}_{t(D_d+N/2^{d+\mathrm{one}})}$$

whose outputs are connected to the inputs of N / 2 ^{d + 1} (ƒ + d + 1) -bit parallel registers $${16}_t{}_{(D_d+\mathrm{one})}...{16}_{t(D_d+N/2^{d+\mathrm{one}})}$$

, $$d=\overline{2(-2+{\log }_{2}N)}$$

, the outputs of two (ƒ-1 + log ₂ N) -bit parallel registers 16 _{t (N-3)} 16 _{t (N-2) are} connected to the inputs of the two-input adder 15 _{t. (N-1)} , the output of which is connected to the input of the parallel register 16 _{t. (N-1)} bits (ƒ + log ₂ N), the output of which is the output of the 5 _t t-th combinational adder for N ных-bit binary numbers, $$t=\overline{\mathrm{one,}T}$$

, the clock inputs of each of the (N-1) -th parallel register 16 _t.1 ... 16 _{t. (N-1) are} connected to the clock input of the device for calculating the DPS (not shown in figure 4).

Consider a device for computing discrete polynomial transforms in work.

, $$k=\overline{\mathrm{0,}(N-1)}$$

, $$p=\overline{\mathrm{1,}ƒ}$$

. При этом значение в d-м разряде каждого из регистров 8_t.(k+1).p соответствует p-му разряду значения функции φ_k(t-1)(d), $$d=\overline{\mathrm{0,}(2^n-1)}$$

. Через период времени от момента прихода сигнала инициализации 11 устройства для вычисления ДПП до момента занесения информации в регистры 8_t.(k+1).p, $$t=\overline{\mathrm{1,}T}$$

, $$k=\overline{\mathrm{0,}(N-1)}$$

, $$p=\overline{\mathrm{1,}ƒ}$$

, устройство для вычисления ДПП готово к работе.In the proposed device, at the initialization stage, in the parallel registers 8 _{t. (K + 1). P} of the digits of the bit function 2 ⁿ , the corresponding px values of the binary digits of the values of the functions φ _{k (t-1)} (x _k ) of the system are parallelly entered in the initialization signal 11 (one), $$t=\overline{\mathrm{one,}T}$$

, $$k=\overline{0(N-\mathrm{one})}$$

, $$p=\overline{\mathrm{one,}ƒ}$$

. Moreover, the value in the dth digit of each of the registers is 8 _{t. (K + 1) .p} corresponds to the pth digit of the value of the function φ _{k (t-1)} (d), $$d=\overline{0(2^n-\mathrm{one})}$$

. After a period of time from the moment of arrival of the initialization signal 11 of the device for calculating the DPP to the moment of entering information into the registers 8 _{t. (K + 1) .p} , $$t=\overline{\mathrm{one,}T}$$

, $$k=\overline{0(N-\mathrm{one})}$$

, $$p=\overline{\mathrm{one,}ƒ}$$

, the device for calculating the DPP is ready to go.

. На основании последовательности указанных чисел конечной длины N производится определенный подкласс дискретных полиномиальных преобразований. Генератор синхросигналов и синхровходы регистров 6₁, … 6_N, 8_t.(k+1).p, $$k=\overline{\mathrm{0,}(N-1)}$$

, $$t=\overline{\mathrm{1,}T}$$

, $$p=\overline{\mathrm{1,}ƒ}$$

, 10_t.1, … 10_t.N, 16_t.1, … 16_t.(N-1) на фиг.2, фиг.3 и фиг.4 не указаны. По синхросигналу b-й разряд каждого из значений x_k, $$k=\overline{\mathrm{0,}(N-1)}$$

, $$b=\overline{\mathrm{1,}n}$$

, сохраняется поразрядно в N-разрядном регистре сдвига 6_b, $$b=\overline{\mathrm{1,}n}$$

(см. фиг.2). В результате, через период времени N·Т_УТПП, когда в регистрах сдвига 6₁…6_N будет находиться последовательность {x_k}, $$k=\overline{\mathrm{0,}(N-1)}$$

длины N, элементы указанной последовательности параллельно поступают на входы 13_t.(k+1) блоков 3_t вычисления системы функций ДПП, φ_ki(x_k), $$k=\overline{\mathrm{0,}(N-1)}$$

, $$i=\overline{\mathrm{0,}(T-1)}$$

, $$t=\overline{\mathrm{1,}T}$$

, (см. фиг.3). В случае, если на вход 13_t.(k+1) блока 3_t вычисления системы функций ДПП, $$t=\overline{\mathrm{1,}T}$$

, являющийся также управляющим входом мультиплексора 9_t.(k+1).p «2ⁿ в 1», поступает значение d, представленное n-разрядным двоичным числом, то на выход мультиплексора 9_t.(k+1).p «2ⁿ в 1» поступает p-й разряд значения функции φ_k(t-1)(d), который был сохранен в d-м разряде параллельного регистра 8_t.(k+1).p значений разрядов функции на этапе инициализации, $$t=\overline{\mathrm{1,}T}$$

, $$k=\overline{\mathrm{0,}(N-1)}$$

, $$p=\overline{\mathrm{1,}ƒ}$$

, $$d=\overline{\mathrm{0,}(2^{{}_n}-1)}$$

.At the operation stage, at each clock cycle of the device for calculating the _DPS , input 4 by the clock signals generated after the time period T of the _UCCI receives n-bit binary numbers x _k , $$k=\overline{0(N-\mathrm{one})}$$

. Based on a sequence of these numbers of finite length N, a certain subclass of discrete polynomial transformations is made. Clock generator and clock inputs of registers 6 ₁ , ... 6 _N , 8 _{t. (K + 1) .p} , $$k=\overline{0(N-\mathrm{one})}$$

, $$t=\overline{\mathrm{one,}T}$$

, $$p=\overline{\mathrm{one,}ƒ}$$

, 10 _t.1 , ... 10 _tN , 16 _t.1 , ... 16 _{t. (N-1)} in figure 2, figure 3 and figure 4 are not indicated. By the sync signal, the bth bit of each of the values of x _k , $$k=\overline{0(N-\mathrm{one})}$$

, $$b=\overline{\mathrm{one,}n}$$

is stored bitwise in the N-bit shift register 6 _b , $$b=\overline{\mathrm{one,}n}$$

(see figure 2). As a result, after a period of time N · Т _УТПП , when the sequence {x _k } will be in the shift registers 6 ₁ ... 6 _N , $$k=\overline{0(N-\mathrm{one})}$$

of length N, elements of the indicated sequence are simultaneously fed to the inputs 13 _{t. (k + 1) of} blocks 3 _{t of the} calculation of the system of functions of the DPP, φ _ki (x _k ) $$k=\overline{0(N-\mathrm{one})}$$

, $$i=\overline{0(T-\mathrm{one})}$$

, $$t=\overline{\mathrm{one,}T}$$

, (see figure 3). If the input 13 _{t. (K + 1) of} block 3 _t calculates the system of functions of the DPP, $$t=\overline{\mathrm{one,}T}$$

, which is also the control input of the multiplexer 9 _{t. (k + 1) .p} “2 ⁿ in 1”, the value d, represented by an n-bit binary number, comes to the output of the multiplexer 9 _{t. (k + 1) .p} “2 ⁿ in 1 ”, the pth digit of the value of the function φ _{k (t-1)} (d) is received, which was stored in the dth bit of the parallel register 8 _{t. (k + 1) .p the} values of the bits of the function at the initialization stage, $$t=\overline{\mathrm{one,}T}$$

, $$k=\overline{0(N-\mathrm{one})}$$

, $$p=\overline{\mathrm{one,}ƒ}$$

, $$d=\overline{0(2^{{}_n}-\mathrm{one})}$$

.

, $$p=\overline{\mathrm{1,}ƒ}$$

, которые затем поступают на выходы 14_t.(k+1) каждого из блоков 3_t вычисления системы функций ДПП, $$t=\overline{\mathrm{1,}T}$$

(см. фиг.3). Значения на выходах 14_t.(k+1) являются также входами комбинационных сумматоров 1_t для N ƒ-разрядных двоичных чисел, $$t=\overline{\mathrm{1,}T}$$

, и поступают на сумматоры 15_t.1, …, 15_t.N/2 (см. фиг.4).During the arrival of the next (N · Т _УТПП + 1) -th, clock signal, the values from the outputs of each of the multiplexers 9 _{t. (K + 1). P} “2 ⁿ in 1” are stored in parallel в-bit registers 10 _{t. ( k + 1)} , $$k=\overline{0(N-\mathrm{one})}$$

, $$p=\overline{\mathrm{one,}ƒ}$$

which then go to the outputs 14 _{t. (k + 1) of} each of the blocks 3 _{t of the} calculation of the system of functions of the DPP, $$t=\overline{\mathrm{one,}T}$$

(see figure 3). The values at the outputs of 14 _{t. (K + 1)} are also inputs of the combinative adders 1 _t for N ƒ-bit binary numbers, $$t=\overline{\mathrm{one,}T}$$

, and arrive at the adders 15 _t.1 , ..., 15 _{tN / 2} (see figure 4).

, (см. фиг.4) и т.д.During the arrival of the clock signal under the number (N · Т _УТПП +2), the values of the partial sums taken from the outputs of the adders 15 _t.1 , ..., 15 _{tN / 2} are stored in parallel registers 16 _t.1 , ..., 16 _{tN / 2} bits (ƒ + 1), respectively, $$t=\overline{\mathrm{one,}T}$$

, (see figure 4), etc.

, сохраняются в параллельных регистрах $${16}_t{}_{(N/2^d+1)}\dots {16}_{t(N/2^{d+1})}$$

разрядности (ƒ+d+1), соответственно, $$t=\overline{\mathrm{1,}T}$$

, $$d=\overline{\mathrm{1,}(-1+{\log }_{{}^2}N)}$$

.During the arrival of the clock signal under the number (N · Т _УТПП + d + 2), the values of the partial sums taken from the outputs of the adders $${\mathrm{fifteen}}_t{}_{(N/2^d+\mathrm{one})}...{\mathrm{fifteen}}_{t(N/2^{d+\mathrm{one}})}$$

are stored in parallel registers $${16}_t{}_{(N/2^d+\mathrm{one})}...{16}_{t(N/2^{d+\mathrm{one}})}$$

bit depths (ƒ + d + 1), respectively, $$t=\overline{\mathrm{one,}T}$$

, $$d=\overline{\mathrm{one,}(-\mathrm{one}+{\log }_{{}^2}N)}$$

.

.During the arrival of the clock signal under the number (N · Т _УТПП + 2 + logN), the value taken from the output of the adder 15 _{t. (N-1)} is stored in a parallel register 16 _{t. (N-1) of} capacity (ƒ + log ₂ N ) and goes to the output 5 _t , which is one of the t outputs of the device for calculating the DPP, $$t=\overline{\mathrm{one,}T}$$

.

As a result, for (N · Т _УТПП + 2 + logN) clock cycles of the device for calculating DFS, it is possible to calculate the values of T image elements for a given subclass of discrete polynomial transformations. In this case, the minimum time interval between the arrival of the clock signals is calculated according to the formula of the form

T _UCCI = max (T _MX , T (Σ)) + T _R ,

, $$k=\overline{\mathrm{0,}(N-1)}$$

, $$p=\overline{\mathrm{1,}ƒ}$$

, а также максимального времени задержки функционирования регистров: N-разрядных регистров сдвига 6₁, …, 6_N, параллельных регистров 8_t(k+1).p значений разрядов функций, параллельных ƒ-разрядных регистров 10_t.(k+1) и параллельных регистров 16_t.(k+1), $$t=\overline{\mathrm{1,}T}$$

, $$k=\overline{\mathrm{0,}(N-1)}$$

, $$p=\overline{\mathrm{1,}ƒ}$$

, соответственно. Величина Т_УТПП позволяет определить верхнюю оценку частоты работы устройства для вычисления ДПП - $$F=T_{УТПП}^{-1}$$

.where T _MX , T (Σ) and T _R are estimates of the maximum delay time of multiplexers 9 _{t. (k + 1). p} “2 ⁿ in 1”, of a two-input adder 15 _{t. (k + 1)} for $$t=\overline{\mathrm{one,}T}$$

, $$k=\overline{0(N-\mathrm{one})}$$

, $$p=\overline{\mathrm{one,}ƒ}$$

, as well as the maximum delay time of the operation of the registers: N-bit shift registers 6 ₁ , ..., 6 _N , parallel registers 8 _{t (k + 1). p} values of the bits of functions parallel to ƒ-bit registers 10 _{t. (k + 1)} and parallel registers 16 _{t. (k + 1)} , $$t=\overline{\mathrm{one,}T}$$

, $$k=\overline{0(N-\mathrm{one})}$$

, $$p=\overline{\mathrm{one,}ƒ}$$

, respectively. The value of T _UCCI allows _you to determine the upper estimate of the frequency of operation of the device for calculating the DPP - $$F=T_{\mathrm{At}TPP}^{-\mathrm{one}}$$

.

In this case, the values of n-bit binary elements of the processed sequences, as well as the values of the image elements of a given subclass of discrete polynomial transforms, are received at the n-bit input 4 and removed from the T (ƒ + log ₂ N) -bit outputs 5 ₁ , ..., 5 _{T of the} device to calculate the DPS, respectively, on the clock signals arriving through a period of time of not less than T _UCCI .

Thus, the proposed device for calculating the DPP in comparison with the prototype allows the calculation of a wide class of discrete polynomial transformations defined by a system of polynomial functions of the form (1), using pipelined data processing with preservation of intermediate results, which allows for high performance of the proposed device.

Information sources

1. Mole A.M. Discrete models of dynamical systems based on polynomial algebra. Minsk: Navuka i tehnika, 1990.311 s.

2. Kalabekov B.A. Microprocessors and their use in signal transmission and processing systems: textbook. manual for universities. M .: Radio and communications, 1988.312 s.

3. Bleichood R. Theory and practice of error control codes. Per. from English under the editorship of Zigangirova K.Sh. M .: Mir, 1986. 576 p.

4. RU ⁽¹¹⁾ 2190874 ^(13), C2 G06F 17/14, 07.20.1999.

5. RU ⁽¹¹⁾ 2290687 ^(13), C1 G06F 17/14 (2006.01), 05.31.2005.

6. RU ⁽¹¹⁾ 2399152 ^(13), C2 H03H 17/04, H03H 17/06, H03H 21/00 (2006.01), 03/12/2008.

7. RU ⁽¹¹⁾ 2421781 ^(13), C1 G06F 7/72, H03M 7/18 (2006.01), 10.19.2009.

Claims (1)

A device for computing discrete polynomial transformations containing T combinational adders for N f -bit binary numbers with one output per ( f + log ₂ N) bits each, where T is the number of image elements of a given subclass of discrete polynomial transformations (hereinafter referred to as DFT), presented ( f + log ₂ N) -bit binary numbers, N = 2 ^c is the length of the interval of the sequence over which DFT is performed, c is a positive integer, f = n + r, r is the maximum number of binary digits of constant coefficients for a given sub LPS class, n is the number of binary bits of the input of the device, characterized in that it is entered into it: a system of n N-bit shift registers with an input of n binary bits, with a clock input and with N n-bit binary outputs, as well as T blocks of calculation systems of DPP functions with N n-bit binary inputs, with T inputs of the values of bits of the DPP functions on N · f · 2 ⁿ binary bits each, with a clock input, with an initialization input and with N outputs to f binary bits each, and the input of the system is from n N-bit shift registers is the input of the device and n bits, each of the N systems outputs from the n N-bit shift registers connected to the N binary n-bit inputs of each of the T blocks DPP calculation system functions, wherein N f -bit outputs of each of the functions of T DPP system calculating units are connected with N inputs of the corresponding combination adder for N f -bit binary numbers, ( f + log ₂ N) -bit outputs of each of the combinational adders for N f-bit binary numbers are the outputs of the device for calculating DPS, the system clock input from n N-bit regis shift, the sync input of each of the T blocks for calculating the system of functions of the BPC and the input of each of the T combiners for N f- bit binary numbers is the sync input of the device for calculating the BPC, each input of the values of the bits of the functions of the BPC of the t-block of the calculation of the system of functions of the BPC is connected to t the input of the values of the digits of the functions of the DPP on N · f · 2 ⁿ binary bits of the device for calculating the DPP,

and the initialization input of each of the T blocks of the calculation of the DPP function system is the initialization input of the device, the system of n N-bit shift registers contains n N-bit shift registers with serial input, clock input and N binary outputs each, and the serial input of each N-bit the shift register is connected to the corresponding binary bit of the n-bit input of the device for calculating the DFT, the clock input of each of the n N-bit shift registers is connected to the clock input of the device for calculating the DFS, i.e. the rows of N-bit shift registers are the ith output of the system from n N-bit shift registers of n binary digits each,

, t-th block of the calculation of the system of functions of the DPP,

, contains N · f parallel registers of values of bits of functions of bits 2 ⁿ each with a sync input, N · f of multiplexers “2 ⁿ in 1”, N parallel f-bit registers with clock signals, and the clock of each of the parallel registers of values of bits of functions is connected to the initialization input DPP unit for calculating, for each input data of N · f functions parallel registers values of bits coupled to respective inputs of bits DPP function values on N · f · 2 ⁿ bits DPP calculation device, and outputs data ka dogo of N · f parallel register values discharges functions are connected to inputs data corresponding multiplexers "2 ⁿ 1", the control inputs of each of f elements i-th group of multiplexers "2 ⁿ 1" are connected with i-th input n-bit binary numbers of the t-th block of the calculation of the system of functions of the DPP, the data outputs of the i-th group of multiplexers "2 ⁿ in 1" are connected to the data input of the i-th parallel f-bit register, the clock input of each of which is connected to the clock input of the device for calculating the DPP, and the output of each of which is i the output of f- bit binary numbers of the t-th block of the calculation of the system of functions of the DPP,

,

, t-th combiner for N f -bit binary numbers,

, contains (N-1) two-input adders, of which 2 ^u-2-j have bit capacity ( f + j),

, u = 1 + logN, as well as (N-1) parallel registers with a synchro input, of which 2 ^u-2-j have bit depth ( f + j + 1),

, u = 1 + logN, N inputs to f binary digits each, and each of N inputs to f binary digits of N / 2 two-input adders is connected to N outputs of the t-th block of the calculation of the system of functions of the DPS of capacity f ,

, the N / 2 outputs of two-input adders are connected to the inputs of N / 2 ( f +1) -bit parallel registers, the outputs of which, in turn, are connected to the N / 4 inputs of two-input adders, the outputs of which are connected to the N / 4 inputs ( f + 2) -bit parallel registers, the outputs of N / 2 ^d ( f + d) -bit parallel registers are connected to the inputs N / 2 ^{d + 1 of} two-input adders, the outputs of which are connected to the inputs N / 2 ^{d + 1} ( f + d + 1 ) -bit parallel registers,

, the outputs of two ( f -1 + log ₂ N) -bit parallel registers are connected to the inputs of a two-input adder, the output of which is connected to the input of a parallel bit register ( f + log ₂ N), the output of which is the output of the t-th combiner for N f -bit binary numbers

, the clock inputs of each of the (N-1) -th parallel register are connected to the clock input of the device for calculating the DPS.

Images