RU2461868C1 - Arithmetic computer of systems of boolean functions - Google Patents

Arithmetic computer of systems of boolean functions Download PDF

Info

Publication number
RU2461868C1
RU2461868C1 RU2011140146/08A RU2011140146A RU2461868C1 RU 2461868 C1 RU2461868 C1 RU 2461868C1 RU 2011140146/08 A RU2011140146/08 A RU 2011140146/08A RU 2011140146 A RU2011140146 A RU 2011140146A RU 2461868 C1 RU2461868 C1 RU 2461868C1
Authority
RU
Russia
Prior art keywords
outputs
inputs
multiplexers
boolean
information
Prior art date
Application number
RU2011140146/08A
Other languages
Russian (ru)
Inventor
Артем Константинович Вишневский (RU)
Артем Константинович Вишневский
Сергей Александрович Диченко (RU)
Сергей Александрович Диченко
Александр Владимирович Крупенин (RU)
Александр Владимирович Крупенин
Павел Владимирович Нефедов (RU)
Павел Владимирович Нефедов
Дмитрий Александрович Ржевский (RU)
Дмитрий Александрович Ржевский
Дмитрий Владимирович Самойленко (RU)
Дмитрий Владимирович Самойленко
Олег Анатолиевич Финько (RU)
Олег Анатолиевич Финько
Андрей Викторович Щербаков (RU)
Андрей Викторович Щербаков
Original Assignee
Федеральное государственное военное образовательное учреждение высшего профессионального образования "Военная академия связи имени Маршала Советского Союза С.М. Буденного" (г. Санкт-Петербург) Министерства обороны Российской Федерации
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное военное образовательное учреждение высшего профессионального образования "Военная академия связи имени Маршала Советского Союза С.М. Буденного" (г. Санкт-Петербург) Министерства обороны Российской Федерации filed Critical Федеральное государственное военное образовательное учреждение высшего профессионального образования "Военная академия связи имени Маршала Советского Союза С.М. Буденного" (г. Санкт-Петербург) Министерства обороны Российской Федерации
Priority to RU2011140146/08A priority Critical patent/RU2461868C1/en
Application granted granted Critical
Publication of RU2461868C1 publication Critical patent/RU2461868C1/en

Links

Images

Abstract

FIELD: information technology.
SUBSTANCE: device has a switch, 2k memory units for storing coefficients, where k is the number of Boolean decomposition variables, (n-k+1) multiplexers for selecting a group of coefficients, an adder, d multiplexers for selecting a data bit, 2k memory units for storing values of addresses of data bits and a multichannel multiplexer.
EFFECT: faster calculations.
2 dwg, 1 tbl, 6 ex

Description

Предлагаемое устройство относится к вычислительной технике и может быть использовано как специализированный вычислитель - универсальный в классе логических вычислений.The proposed device relates to computer technology and can be used as a specialized computer - universal in the class of logical computing.

Известен арифметический вычислитель систем булевых функций, содержащий блок конъюнкций, входы которого являются шиной подачи значений булевых переменных, выходы которого подключены к блоку памяти, выходы которого подключены к входам коммутатора, выходы которого подключены к многоместному сумматору, выходы которого являются выходами устройства выдачи результата вычислений (Малюгин В.Д. Параллельные логические вычисления посредством арифметических полиномов / [Текст] - М.: Наука. Физматлит, 1997. - С.154-155).The arithmetic calculator of Boolean function systems is known, which contains a conjunction block whose inputs are a bus for supplying Boolean variable values, the outputs of which are connected to a memory block, the outputs of which are connected to the inputs of a switch, the outputs of which are connected to a multi-seat adder, the outputs of which are outputs of a device for issuing a calculation result ( Malyugin VD Parallel logical calculations by means of arithmetic polynomials / [Text] - M .: Nauka. Fizmatlit, 1997. - P.154-155).

Недостатком известного устройства является большая длительность вычислений.A disadvantage of the known device is the long duration of the calculations.

Наиболее близким по сущности технического решения заявленному устройству является модулярный вычислитель систем булевых функций, содержащий коммутатор, входы которого являются входами устройства для подачи n булевых переменных, а выходы с (k+1) по n подключены к входам блока конъюнкций, выходы которого подключены к входам каждого из 2k блоков памяти, выходы которых подключены к входам 2n-k мультиплексоров, где i-й выход j-го блока памяти подключен к j-му входу i-го мультиплексора (i=1, 2, …,2n-k; j=1, 2, …,2k), управляющие входы каждого из которых соединены с k первыми выходами коммутатора, а выходы подключены к входам многоместного сумматора, выходы которого являются выходами устройства выдачи результата вычисления булевых функций (Пат. 2373564 Российская Федерация, МПК8 G06F 7/57. Модулярный вычислитель систем булевых функций [Текст] / Щербаков А.В.; заявитель и патентообладатель Щербаков А.В. - №2007141074/09; заявл. 06.11.2007; опубл. 20.05.2009, Бюл. №32. - 9 с.: ил.).The claimed device closest in essence to the technical solution is a modular computer of Boolean function systems containing a switch, the inputs of which are inputs of the device for supplying n Boolean variables, and the outputs (k + 1) through n are connected to the inputs of the conjunction block, the outputs of which are connected to the inputs each of 2 k memory blocks, the outputs of which are connected to the inputs of 2 nk multiplexers, where the i-th output of the j-th memory block is connected to the j-th input of the i-th multiplexer (i = 1, 2, ..., 2 nk ; j = 1, 2, ..., 2 k ), the control inputs of each of which are connected with k first outputs of the switch, and the outputs are connected to the inputs of a multi-place adder, the outputs of which are outputs of the device for issuing the result of computing Boolean functions (Pat. 2373564 Russian Federation, IPC 8 G06F 7/57. Modular computer of Boolean function systems [Text] / Scherbakov A .B .; applicant and patentee A.V. Shcherbakov - No. 2007141074/09; filed November 6, 2007; published May 20, 2009, Bull. No. 32. - 9 pp., Ill.).

Недостатком известного устройства является большая длительность вычислений.A disadvantage of the known device is the long duration of the calculations.

Цель изобретения - уменьшение длительности вычислений.The purpose of the invention is to reduce the duration of the calculations.

Поставленная цель достигается тем, что в арифметический вычислитель систем булевых функций, содержащий n входов подачи булевых переменных, коммутатор, 2k блоков памяти хранения групп коэффициентов, (n-k+1) мультиплексоров выделения группы коэффициентов, многоместный сумматор, d выходов выдачи значений булевых функций, где информационные входы коммутатора являются входами подачи булевых переменных устройства, а выходы с (k+1)-го по n-й подключены к информационным входам каждого из 2k блоков памяти хранения коэффициентов, выходы которых подключены к информационным входам каждого из (n-k+1) мультиплексоров выбора группы коэффициентов, где i-й выход j-го блока памяти подключен к j-му входу j-го мультиплексора (i=1, 2, …, n-k+1; j=1, 2, …, 2k), адресные входы каждого из которых соединены с k первыми выходами коммутатора, а выходы подключены к многоместному сумматору, с целью уменьшения длительности вычислений введены d мультиплексоров выделения информационного разряда, многоканальный мультиплексор, 2k блоков памяти хранения значений адресов информационных разрядов, управляющий вход подачи сигнала выбора реализуемой системы булевых функций и управляющий вход подачи сигнала выбора булевых переменных разложения, который является управляющим входом коммутатора, а управляющий вход подачи сигнала выбора реализуемой булевой функции устройства является управляющим входом каждого из 2k блоков памяти хранения коэффициентов и каждого из 2k блоков памяти хранения значений адресов информационных разрядов, выходы каждого из которых подключены к информационным входам многоканального мультиплексора, адресные входы которого соединены с первыми k выходами коммутатора, а выходы с 1-го по d-й подключены к адресным входам d мультиплексоров выделения информационного разряда соответственно, информационные входы каждого из которых соединены с выходами многоместного сумматора, а выходы являются выходами выдачи значений булевых функций устройства.This goal is achieved by the fact that in the arithmetic calculator of Boolean function systems, containing n inputs of Boolean variables, a switch, 2 k memory blocks for storing coefficient groups, (n-k + 1) multiplexers for selecting a group of coefficients, a multi-place adder, d outputs for outputting Boolean values functions, where data inputs are inputs of switch Boolean variables feeding device, and outputs a (k + 1) -th to n-th connected to data inputs of each of 2 k coefficients of memory storage units, the outputs of which Con are connected to the information inputs of each of the (n-k + 1) multiplexers for selecting a group of coefficients, where the i-th output of the j-th memory block is connected to the j-th input of the j-th multiplexer (i = 1, 2, ..., n-k +1; j = 1, 2, ..., 2 k ), the address inputs of each of which are connected to the k first outputs of the switch, and the outputs are connected to a multi-seat adder, in order to reduce the computation time, d information discharge selection multiplexers, a multi-channel multiplexer, 2 k memory blocks storing the values of the addresses of information bits, the control input signal to select the implemented system of Boolean functions and the control input of the signal to select the Boolean variables of decomposition, which is the control input of the switch, and the control input of the signal to select the realized Boolean function of the device is the control input of each of 2 k memory blocks of coefficient storage and each of 2 k memory blocks storing the values of the addresses of information bits, the outputs of each of which are connected to the information inputs of a multi-channel multiplexer, the address inputs of which are connected to the first k outputs of the switch, and the outputs from the 1st to the dth are connected to the address inputs of the d information discharge multiplexers, respectively, the information inputs of each of which are connected to the outputs of the multi-seat adder, and the outputs are outputs of the output of values of Boolean functions of the device.

Figure 00000001
Figure 00000002
Figure 00000003
Figure 00000004
Figure 00000005
Figure 00000006
Figure 00000008
Figure 00000009
Figure 00000001
Figure 00000002
Figure 00000003
Figure 00000004
Figure 00000005
Figure 00000006
Figure 00000008
Figure 00000009

Структурная схема предлагаемого устройства дана на фиг.1.The structural diagram of the proposed device is given in figure 1.

Предлагаемое устройство содержит: коммутатор 1, блоки 2.1, …, 2.2k памяти, блоки 3.1, …, 3.2k памяти, многоканальный мультиплексор 4, мультиплексоры 5.1, …, 5.(n-k+1), многоместный сумматор 6, мультиплексоры 7.1, …, 7.d, входы 8.1, …, 8.n подачи значений булевых переменных х1, х2, …, xn, управляющий вход 9 подачи сигнала выбора переменных разложения, управляющий вход 10 подачи сигнала выбора реализуемой СБФ, выходы 11.1, …, 11.d выдачи значений булевых функций ƒ1(x), …, ƒd(x) соответственно.The proposed device contains: switch 1, blocks 2.1, ..., 2.2 k memory, blocks 3.1, ..., 3.2 k memory, multi-channel multiplexer 4, multiplexers 5.1, ..., 5. (n-k + 1), multi-place adder 6, multiplexers 7.1 , ..., 7.d, inputs 8.1, ..., 8.n of supplying values of Boolean variables x 1 , x 2 , ..., x n , control input 9 of supplying a signal for selecting a variable of decomposition, control input 10 of supplying a signal for selecting a implemented SBF, outputs 11.1 , ..., 11.d the values of Boolean functions ƒ 1 (x), ..., ƒ d (x), respectively.

Выходы 8.1, …, 8.n устройства подачи значений булевых переменных x1, х2, …, xn являются входами коммутатора 1, управляющий вход которого является управляющим входом 9 устройства подачи сигнала выбора переменных разложения, а выходы k+1, …, n подключены к блокам 3.1, …, 3.2k памяти соответственно. Управляющие входы блоков 3.1, …, 3.2k памяти соединены с управляющим входом 10 устройства подачи сигнала выбора реализуемой системы булевых функций, а первые выходы каждого подключены к информационным входам мультиплексора 5.1, вторые выходы каждого подключены к информационным входам мультиплексора 5.2 и так далее, (n-k+1)-е выходы каждого подключены к информационным входам мультиплексора 5.(n-k+1). Адресные входы мультиплексоров 5.1, …, 5.(n-k+1) соединены с k первыми выходами коммутатора 1, а выходы подключены к многоместному сумматору 6, двоичные выходы которого подключены к информационным входам каждого мультиплексора 7.1, …, 7.d, выходы которых являются выходами 11.1, …, 11.d устройства выдачи значений БФ ƒ1(х), …, ƒd(x). Адресные входы мультиплексоров 7.1, …, 7.d соединены с выходами многоканального мультиплексора 4, соответственно первый выход многоканального мультиплексора 4 подключен к адресному входу мультиплексора 7.1, второй выход многоканального мультиплексора 4 подключен к адресному входу мультиплексора 7.2 и так далее, d-й выход многоканального мультиплексора 4 подключен к адресному входу мультиплексора 7.d. Адресные входы многоканального мультиплексора 4 соединены с k первыми выходами коммутатора 1, а информационные входы соединены с выходами блоков 2.1, …, 2.2k памяти, управляющие входы которых соединены с управляющим входом 10 устройства подачи сигнала выбора реализуемой СБФ.The outputs 8.1, ..., 8.n of the device for supplying the values of Boolean variables x 1 , x 2 , ..., x n are the inputs of the switch 1, the control input of which is the control input 9 of the device for supplying the signal for selecting the variables of decomposition, and the outputs k + 1, ..., n are connected to blocks 3.1, ..., 3.2 k of memory, respectively. The control inputs of the blocks 3.1, ..., 3.2 k of memory are connected to the control input 10 of the signal supply device for the selection of the implemented system of Boolean functions, and the first outputs of each are connected to the information inputs of the multiplexer 5.1, the second outputs of each are connected to the information inputs of the multiplexer 5.2 and so on, (n -k + 1) -th outputs of each are connected to the information inputs of multiplexer 5. (n-k + 1). The address inputs of the multiplexers 5.1, ..., 5. (n-k + 1) are connected to the k first outputs of the switch 1, and the outputs are connected to the multi-seat adder 6, the binary outputs of which are connected to the information inputs of each multiplexer 7.1, ..., 7.d, the outputs which are outputs 11.1, ..., 11.d of the device for outputting BF values Ф 1 (x), ..., ƒ d (x). The address inputs of the multiplexers 7.1, ..., 7.d are connected to the outputs of the multi-channel multiplexer 4, respectively, the first output of the multi-channel multiplexer 4 is connected to the address input of the multiplexer 7.1, the second output of the multi-channel multiplexer 4 is connected to the address input of the multiplexer 7.2, and so on, the d-th output of the multi-channel multiplexer 4 is connected to the address input of multiplexer 7.d. The address inputs of the multi-channel multiplexer 4 are connected to the k first outputs of the switch 1, and the information inputs are connected to the outputs of the blocks 2.1, ..., 2.2 k of memory, the control inputs of which are connected to the control input 10 of the signal supply device for the selection of the implemented SBF.

При этом блоки 2.1, …, 2.2k памяти предназначены для хранения значений адресов информационных разрядов, соответствующих значениям БФ ƒd(x), …, ƒ1(x), блоки 3.1, …, 3.2k памяти предназначены для хранения групп коэффициентов

Figure 00000010
системы (14), многоканальный мультиплексор предназначен для выделения группы значений адресов информационных разрядов, мультиплексоры 5.1, …, 5.(n-k+1) предназначены для выделения группы коэффициентов, в соответствии с заданным значением переменных разложения, мультиплексоры 7.1, …, 7.d предназначены для выделения информационных разрядов. Многоместный сумматор, как в случае прототипа, так и в случае предлагаемого устройства имеет наиболее типичную - пирамидальную структуру, представленную на фиг.2.In this case, blocks 2.1, ..., 2.2 k of memory are intended for storing the values of addresses of information bits corresponding to the values of BF Ф d (x), ..., ƒ 1 (x), blocks 3.1, ..., 3.2 k of memory are intended for storing groups of coefficients
Figure 00000010
system (14), a multichannel multiplexer is designed to highlight a group of values of information bit addresses, multiplexers 5.1, ..., 5. (n-k + 1) are designed to highlight a group of coefficients, in accordance with a given value of decomposition variables, multiplexers 7.1, ..., 7 .d are intended to highlight information bits. Multiple adder, both in the case of the prototype, and in the case of the proposed device has the most typical pyramidal structure shown in figure 2.

В исходном состоянии с помощью управляющего сигнала, поступающего с управляющего входа 10 подачи сигнала выбора реализуемой СБФ на управляющие входы блоков 2.1, …, 2.2k памяти, производится запись групп значений адресов информационных разрядов, соответствующих БФ ƒ1(x), …, ƒd(x) и с помощью того же сигнала в блоки 3.1, …, 3.2k памяти записываются значения групп коэффициентов

Figure 00000010
, которые соответствуют реализуемой СБФ (9). В момент времени, соответствующий началу преобразования, на входы 8.1, …, 8.n коммутатора 1 поступают значения булевых переменных х1, х2, …, xn. В коммутаторе 1 под воздействием управляющего сигнала, поступающего на его управляющий вход с управляющего входа устройства 9 подачи сигнала выбора переменных разложения, выделяются переменные разложения xi1, xi2, …, xik, которые поступают на адресные входы многоканального мультиплексора 4 и адресные входы мультиплексоров 5.1, …, 5.(n-k+1), а остальные информационные переменные поступают на входы блоков 3.1, …3.2k памяти, с первых выходов которых коэффициенты
Figure 00000011
поступают на информационные входы мультиплексора 5.1, со вторых выходов коэффициенты
Figure 00000012
поступают на информационные входы мультиплексора 5.2 и так далее, с (n-k+1)-х выходов коэффициенты
Figure 00000013
поступают на информационные входы мультиплексора 5.(n-k+1). Мультиплексоры 5.1, …, 5.(n-k+1) выделяют первый, второй и так далее, (n-k+1)-й коэффициенты соответственно, в соответствии со значениями переменных разложения, поступающих на их адресные входы. Выделенная группа коэффициентов с выходов мультиплексоров 5.1, …, 5.(n-k+1) поступает на входы многоместного сумматора 6. После преобразований в многоместном сумматоре полученное значение с двоичных выходов многоместного сумматора 6 поступает на двоичные входы каждого мультиплексора 7.1, …, 7.d, которые в соответствии с управляющим сигналом, поступившим на их адресные входы, выделяют на выходы 11.1, …, 11.d устройства значения булевых функций в следующем порядке ƒ1(х), …, ƒd(х), где управляющий сигнал формируется в результате подачи групп значений адресов информационных разрядов с выходов блоков 2.1, …. 2.2k памяти на информационные входы многоканального мультиплексора 4, где с выходов блока 2.1 подаются значения адресов информационных разрядов для разложения
Figure 00000014
на первый вход многоканального мультиплексора 4, с выходов блока 2.2 подаются значения адресов информационных разрядов для разложения
Figure 00000015
на второй вход многоканального мультиплексора 4 и так далее, с выходов блока 2.2k подаются коэффициенты для разложения
Figure 00000016
на 2k-й вход многоканального мультиплексора 4, который в свою очередь в соответствии со значениями переменных разложения, подаваемыми на его адресные входы с k первых выходов коммутатора 1, выбирает группу значений адресов информационных разрядов и передает на адресные входы мультиплексоров 7.1, …, 7.d.In the initial state, using the control signal coming from the control input 10 of the signal selection of the implemented SBF to the control inputs of the memory blocks 2.1, ..., 2.2 k , the groups of values of the addresses of information bits corresponding to BF ƒ 1 (x), ..., ƒ d are recorded (x) and using the same signal, the values of the coefficient groups are written into blocks 3.1, ..., 3.2 k of memory
Figure 00000010
that correspond to the implemented SBF (9). At the moment of time corresponding to the beginning of the conversion, the values of Boolean variables x 1 , x 2 , ..., x n are received at inputs 8.1, ..., 8.n of switch 1. In the switch 1, under the influence of a control signal supplied to its control input from the control input of the decomposition variable selection signal supply device 9, decomposition variables x i1 , x i2 , ..., x ik are allocated that are fed to the address inputs of the multi-channel multiplexer 4 and address inputs of the multiplexers 5.1, ..., 5. (n-k + 1), and the remaining information variables go to the inputs of the blocks 3.1, ... 3.2 k of memory, from the first outputs of which the coefficients
Figure 00000011
come to the information inputs of the multiplexer 5.1, from the second outputs the coefficients
Figure 00000012
come to the information inputs of the multiplexer 5.2 and so on, with (n-k + 1) -x outputs the coefficients
Figure 00000013
arrive at the information inputs of multiplexer 5. (n-k + 1). Multiplexers 5.1, ..., 5. (n-k + 1) select the first, second, and so on, (n-k + 1) -th coefficients, respectively, in accordance with the values of the decomposition variables received at their address inputs. A dedicated group of coefficients from the outputs of multiplexers 5.1, ..., 5. (n-k + 1) goes to the inputs of the multi-place adder 6. After transformations in the multi-place adder, the received value from the binary outputs of the multi-place adder 6 goes to the binary inputs of each multiplexer 7.1, ..., 7 .d, which, in accordance with the control signal received at their address inputs, allocate the values of Boolean functions to the outputs 11.1, ..., 11.d of the device in the following order ƒ 1 (x), ..., ƒ d (x), where the control signal formed as a result of filing groups of hell values of information bits from the outputs of blocks 2.1, .... 2.2 k memory to the information inputs of a multi-channel multiplexer 4, where the values of the addresses of information bits for decomposition are supplied from the outputs of block 2.1
Figure 00000014
the first input of the multi-channel multiplexer 4, from the outputs of block 2.2, the values of the addresses of information bits for decomposition
Figure 00000015
the second input of the multi-channel multiplexer 4 and so on, from the outputs of the 2.2 k block, coefficients for decomposition are applied
Figure 00000016
at the 2 kth input of the multi-channel multiplexer 4, which in turn, in accordance with the values of the variable decomposition supplied to its address inputs from the k first outputs of the switch 1, selects a group of values of the addresses of information bits and transfers to the address inputs of the multiplexers 7.1, ..., 7 .d.

Предлагаемое устройство имеет глубину в 5 ступеней преобразования: 1-я ступень - коммутатор, 2-я ступень - 2k блоков памяти хранения групп коэффициентов и 2k блоков памяти хранения адресов информационных разрядов, 3-я ступень - (n-k+1) мультиплексоров выделения информационного разряда и многоканальный мультиплексор, 4-я ступень - многоместный сумматор, 5-я ступень - d мультиплексоров выделения информационного разряда, прототип имеет такую же глубину: 1-я ступень - коммутатор, 2-я ступень - блок конъюнкций, 3-я ступень - 2k блоков памяти, 4-я ступень - 2n-k мультиплексоров, 5-я ступень - многоместный сумматор, однако наиболее существенный вклад в длительность преобразования как предлагаемого устройства, так и прототипа вносит многоместный арифметический сумматор, длительность его вторых выходов коэффициенты

Figure 00000012
поступают на информационные входы мультиплексора 5.2 и так далее, с (n-k+1)-х выходов коэффициенты
Figure 00000013
поступают на информационные входы мультиплексора 5.(n-k+1). Мультиплексоры 5.1, …, 5.(n-k+1) выделяют первый, второй и так далее, (n-k+1)-й коэффициенты соответственно, в соответствии со значениями переменных разложения, поступающих на их адресные входы. Выделенная группа коэффициентов с выходов мультиплексоров 5.1, …, 5.(n-k+1) поступает на входы многоместного сумматора 6. После преобразований в многоместном сумматоре полученное значение с двоичных выходов многоместного сумматора 6 поступает на двоичные входы каждого мультиплексора 7.1, …,7.d, которые в соответствии с управляющим сигналом, поступившим на их адресные входы, выделяют на выходы 11.1, …, 11.d устройства значения булевых функций в следующем порядке ƒ1(x), …, ƒd(х), где управляющий сигнал формируется в результате подачи групп значений адресов информационных разрядов с выходов блоков 2.1, …, 2.2k памяти на информационные входы многоканального мультиплексора 4, где с выходов блока 2.1 подаются значения адресов информационных разрядов для разложения
Figure 00000014
на первый вход многоканального мультиплексора 4, с выходов блока 2.2 подаются значения адресов информационных разрядов для разложения
Figure 00000015
на второй вход многоканального мультиплексора 4 и так далее, с выходов блока 2.2k подаются коэффициенты для разложения
Figure 00000017
на 2k-й вход многоканального мультиплексора 4, который в свою очередь в соответствии со значениями переменных разложения, подаваемыми на его адресные входы с k первых выходов коммутатора 1, выбирает группу значений адресов информационных разрядов и передает на адресные входы мультиплексоров 7.1, …, 7.d.The proposed device has a depth of 5 stages of conversion: 1st stage - a switch, 2nd stage - 2 k memory blocks for storing coefficient groups and 2 k memory blocks for storing addresses of information bits, 3rd stage - (n-k + 1) multiplexers for extracting information category and multichannel multiplexer, 4th stage - multi-place adder, 5th stage - d multiplexers for separating information category, the prototype has the same depth: 1st stage - commutator, 2nd stage - conjunction block, 3- I stage - 2 k memory blocks, 4th stage - 2 nk mu of multiplexers, the 5th step is a multi-place adder, however, the most significant contribution to the conversion time of both the proposed device and the prototype is made by the multi-place arithmetic adder, the duration of its second outputs are coefficients
Figure 00000012
come to the information inputs of the multiplexer 5.2 and so on, with (n-k + 1) -x outputs the coefficients
Figure 00000013
arrive at the information inputs of multiplexer 5. (n-k + 1). Multiplexers 5.1, ..., 5. (n-k + 1) select the first, second, and so on, (n-k + 1) -th coefficients, respectively, in accordance with the values of the decomposition variables received at their address inputs. A dedicated group of coefficients from the outputs of multiplexers 5.1, ..., 5. (n-k + 1) goes to the inputs of the multi-place adder 6. After transformations in the multi-place adder, the received value from the binary outputs of the multi-place adder 6 goes to the binary inputs of each multiplexer 7.1, ..., 7 .d, which, in accordance with the control signal received at their address inputs, allocate the values of Boolean functions to the outputs 11.1, ..., 11.d of the device in the following order ƒ 1 (x), ..., ƒ d (x), where the control signal formed as a result of submission of groups of values EC of information bits from the outputs of blocks 2.1, ..., 2.2 k of memory to the information inputs of a multi-channel multiplexer 4, where the values of the addresses of information bits for decomposition are supplied from the outputs of block 2.1
Figure 00000014
the first input of the multi-channel multiplexer 4, from the outputs of block 2.2, the values of the addresses of information bits for decomposition
Figure 00000015
the second input of the multi-channel multiplexer 4 and so on, from the outputs of the 2.2 k block, coefficients for decomposition are applied
Figure 00000017
at the 2 kth input of the multi-channel multiplexer 4, which in turn, in accordance with the values of the variable decomposition supplied to its address inputs from the k first outputs of the switch 1, selects a group of values of the addresses of information bits and transfers to the address inputs of the multiplexers 7.1, ..., 7 .d.

Предлагаемое устройство имеет глубину в 5 ступеней преобразования: 1-я ступень - коммутатор, 2-я ступень - 2k блоков памяти хранения групп коэффициентов и 2k блоков памяти хранения адресов информационных разрядов, 3-я ступень - (n-k+1) мультиплексоров выделения информационного разряда и многоканальный мультиплексор, 4-я ступень - многоместный сумматор, 5-я ступень - d мультиплексоров выделения информационного разряда, прототип имеет такую же глубину: 1-я ступень - коммутатор, 2-я ступень - блок конъюнкций, 3-я ступень - 2k блоков памяти, 4-я ступень - 2n-k мультиплексоров, 5-я ступень - многоместный сумматор, однако наиболее существенный вклад в длительность преобразования как предлагаемого устройства, так и прототипа вносит многоместный арифметический сумматор, длительность его функционирования определяется глубиной его функционирования, которая определяется формулой:The proposed device has a depth of 5 stages of conversion: 1st stage - a switch, 2nd stage - 2 k memory blocks for storing coefficient groups and 2 k memory blocks for storing addresses of information bits, 3rd stage - (n-k + 1) multiplexers for extracting information category and multichannel multiplexer, 4th stage - multi-place adder, 5th stage - d multiplexers for separating information category, the prototype has the same depth: 1st stage - commutator, 2nd stage - conjunction block, 3- I stage - 2 k memory blocks, 4th stage - 2 nk mu of multiplexers, the 5th step is a multi-place adder, however, the most significant contribution to the conversion time of both the proposed device and the prototype is made by the multi-place arithmetic adder, the duration of its operation is determined by the depth of its functioning, which is determined by the formula:

Figure 00000018
Figure 00000018

где t - количество входов сумматора. Учитывая то, что в устройстве-прототипе сумматор содержит 2n-k входов, а в предлагаемом устройстве (n-k+1) входов, то соответственно глубина схемы в первом и во втором случаях составит: n-k ступеней и

Figure 00000019
ступеней. Таким образом глубина сумматора, используемого в предлагаемом устройстве вwhere t is the number of inputs of the adder. Given that in the prototype device the adder contains 2 nk inputs, and in the proposed device (n-k + 1) inputs, the depth of the circuit in the first and second cases, respectively, will be: nk steps and
Figure 00000019
steps. Thus, the depth of the adder used in the proposed device in

Figure 00000020
Figure 00000020

раз меньше по сравнению с прототипом (во столько же раз выше его быстродействие), где

Figure 00000021
- длительность функционирования многоместного сумматора прототипа, а
Figure 00000022
- длительность функционирования многоместного сумматора предлагаемого устройства. Например, для различных значений (n-k) значения выигрыша представлены в таблице (табл.1).times less than the prototype (as much as its speed), where
Figure 00000021
- the duration of the functioning of the multi-seat adder of the prototype, and
Figure 00000022
- the duration of the functioning of the multi-seat adder of the proposed device. For example, for different values (nk), the payoff values are presented in the table (Table 1).

Таблица 1Table 1 Значения выигрыша по сравнению с сумматором прототипаWin values compared to the prototype adder n-kn-k 22 33 4four 55 66 77 88 99 1010 11eleven Квыигр K win 1one 1.51.5 1.3331.333 1.6671.667 22 2.3332.333 22 2.252.25 2.52.5 2.752.75

В целом выигрыш в быстродействии предлагаемого устройства составит:In general, the gain in speed of the proposed device will be:

Figure 00000023
Figure 00000023

учитывая, что

Figure 00000024
, формула (17) примет вид:considering that
Figure 00000024
, formula (17) will take the form:

Figure 00000025
Figure 00000025

Более высокое быстродействие предлагаемого устройства выгодно отличает его от прототипа.Higher performance of the proposed device compares it favorably with the prototype.

Источники информацииInformation sources

1. Малюгин В.Д. Параллельные логические вычисления посредством арифметических полиномов / [Текст] - М.: Наука. Физматлит, 1997. - С.154-155 (аналог).1. Malyugin V.D. Parallel logical calculations by means of arithmetic polynomials / [Text] - M.: Science. Fizmatlit, 1997. - S.154-155 (analogue).

2. Пат. 2373564 Российская Федерация, МПК8 G06F 7/57. Модулярный вычислитель систем булевых функций [Текст] / Щербаков А.В.; заявитель и патентообладатель Щербаков А.В. - №2007141074/09; заявл. 06.11.2007; опубл. 20.05.2009, Бюл. №32. - 9 с.: ил. (прототип).2. Pat. 2373564 Russian Federation, IPC 8 G06F 7/57. Modular computer of systems of Boolean functions [Text] / Scherbakov A.V .; Applicant and patent holder A. Scherbakov - No. 2007141074/09; declared 11/06/2007; publ. 05/20/2009, bull. Number 32. - 9 p.: Ill. (prototype).

3. Малюгин В.Д. Реализация булевых функций арифметическими полиномами / [Текст]. Автоматика и телемеханика. - 1982. - №4 (мат. аппарат).3. Malyugin V.D. Realization of Boolean functions by arithmetic polynomials / [Text]. Automation and telemechanics. - 1982. - No. 4 (mat. Apparatus).

Claims (1)

Арифметический вычислитель систем булевых функций, содержащий n входов подачи булевых переменных, коммутатор, 2k блоков памяти хранения групп коэффициентов, (n-k+1) мультиплексоров выделения группы коэффициентов, многоместный сумматор, d выходов выдачи значений булевых функций, причем информационные входы коммутатора являются входами подачи булевых переменных устройства, а выходы с (k+1)-го по n-й подключены к информационным входам каждого из 2k блоков памяти хранения коэффициентов, выходы которых подключены к информационным входам каждого из (n-k+1) мультиплексоров выбора группы коэффициентов, где i-й выход j-го блока памяти подключен к j-му входу i-го мультиплексора (i=1, 2, …, n-k+1; j=1, 2, …, 2k), управляющие входы каждого из которых соединены с k первыми выходами коммутатора, а выходы подключены к многоместному сумматору, отличающийся тем, что для уменьшения длительности вычислений введены d мультиплексоров выделения информационного разряда, многоканальный мультиплексор, 2k блоков памяти хранения адресов информационных разрядов, управляющий вход подачи сигнала выбора реализуемой системы булевых функций и управляющий вход подачи сигнала выбора булевых переменных разложения, который является управляющим входом коммутатора, а управляющий вход подачи сигнала выбора реализуемой булевой функции устройства является управляющим входом каждого из 2k блоков памяти хранения коэффициентов и каждого из 2k блоков памяти хранения адресов информационных разрядов, выходы каждого из которых подключены к информационным входам многоканального мультиплексора, управляющие входы которого соединены с первыми k выходами коммутатора, а выходы с 1-го по d-й подключены к адресным входам d мультиплексоров выделения информационного разряда соответственно, информационные входы каждого из которых соединены с выходами многоместного сумматора, а выходы являются выходами выдачи значений булевых функций устройства. An arithmetic calculator of systems of Boolean functions, containing n inputs of supply of Boolean variables, a switch, 2 k memory blocks for storing coefficient groups, (n-k + 1) multiplexers for selecting a group of coefficients, a multi-place adder, d outputs for outputting values of Boolean functions, and the information inputs of the switch are Boolean variables inputs feed device and outputs a (k + 1) -th to n-th connected to data inputs of each of 2 k memory blocks storing the coefficients, the outputs of which are connected to the data inputs of each h (n-k + 1) multiplexers for selecting a group of coefficients, where the i-th output of the j-th memory block is connected to the j-th input of the i-th multiplexer (i = 1, 2, ..., n-k + 1; j = 1, 2, ..., 2 k ), the control inputs of each of which are connected to the k first outputs of the switch, and the outputs are connected to a multi-seat adder, characterized in that d data discharge multiplexers, a multi-channel multiplexer, 2 k blocks are introduced to reduce the computation time memory storage addresses of information bits, the control input of the signal to select the implemented system topics of Boolean functions and a control input for supplying a signal for selecting a Boolean variable of decomposition, which is the control input of the switch, and a control input for supplying a signal for choosing a realized Boolean function of a device is a control input for each of 2 k blocks of memory for storing coefficients and each of 2 k blocks for storage of information addresses bits, the outputs of each of which are connected to the information inputs of a multi-channel multiplexer, the control inputs of which are connected to the first k outputs of the switch, and the outputs 1 through d are connected to the address inputs of d information discharge multiplexers, respectively, the information inputs of each of which are connected to the outputs of the multi-seat adder, and the outputs are outputs of the output of values of Boolean functions of the device.
RU2011140146/08A 2011-10-03 2011-10-03 Arithmetic computer of systems of boolean functions RU2461868C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2011140146/08A RU2461868C1 (en) 2011-10-03 2011-10-03 Arithmetic computer of systems of boolean functions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2011140146/08A RU2461868C1 (en) 2011-10-03 2011-10-03 Arithmetic computer of systems of boolean functions

Publications (1)

Publication Number Publication Date
RU2461868C1 true RU2461868C1 (en) 2012-09-20

Family

ID=47077579

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2011140146/08A RU2461868C1 (en) 2011-10-03 2011-10-03 Arithmetic computer of systems of boolean functions

Country Status (1)

Country Link
RU (1) RU2461868C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2586575C1 (en) * 2015-06-03 2016-06-10 Федеральное государственное казенное военное образовательное учреждение высшего профессионального образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" Министерства обороны Российской Федерации Modular polynomial computer of boolean function systems
RU2586574C1 (en) * 2015-06-26 2016-06-10 Федеральное государственное казенное военное образовательное учреждение высшего профессионального образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" Министерства обороны Российской Федерации Polynomial modular computer systems of boolean functions with error detection

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1711147A1 (en) * 1989-04-11 1992-02-07 Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны Device for arithmetic decomposition of symmetric boolean functions
EP0657803A2 (en) * 1993-11-30 1995-06-14 Texas Instruments Incorporated Three input arithmetic logic unit forming the sum of a first input added with a first boolean combination of a second input and third input plus a second boolean combination of the second and third inputs
RU2373564C2 (en) * 2007-11-06 2009-11-20 Андрей Викторович Щербаков Modular calculator of boolean function systems
RU2417405C2 (en) * 2009-06-08 2011-04-27 Сергей Михайлович Сульгин Self-checking modular computer of boolean function systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1711147A1 (en) * 1989-04-11 1992-02-07 Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны Device for arithmetic decomposition of symmetric boolean functions
EP0657803A2 (en) * 1993-11-30 1995-06-14 Texas Instruments Incorporated Three input arithmetic logic unit forming the sum of a first input added with a first boolean combination of a second input and third input plus a second boolean combination of the second and third inputs
RU2373564C2 (en) * 2007-11-06 2009-11-20 Андрей Викторович Щербаков Modular calculator of boolean function systems
RU2417405C2 (en) * 2009-06-08 2011-04-27 Сергей Михайлович Сульгин Self-checking modular computer of boolean function systems

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2586575C1 (en) * 2015-06-03 2016-06-10 Федеральное государственное казенное военное образовательное учреждение высшего профессионального образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" Министерства обороны Российской Федерации Modular polynomial computer of boolean function systems
RU2586574C1 (en) * 2015-06-26 2016-06-10 Федеральное государственное казенное военное образовательное учреждение высшего профессионального образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" Министерства обороны Российской Федерации Polynomial modular computer systems of boolean functions with error detection

Similar Documents

Publication Publication Date Title
BR112019023395A2 (en) LOW LATENCY MATRIX MULTIPLICATION UNIT
CA2990712A1 (en) Accelerator for deep neural networks
WO2007022058A3 (en) Processing of synchronized pattern recognition data for creation of shared speaker-dependent profile
GB2590859A (en) Improved process of programming field programmable gate arrays using partial reconfiguration
ATE555618T1 (en) APPARATUS AND METHOD FOR GENERATING A NUMBER OF SPEAKER SIGNALS FOR A SPEAKER ARRAY DEFINING A PLAYBACK SPACE
GB2604262A (en) Distributed weight update for backpropagation of a neural network
RU2461868C1 (en) Arithmetic computer of systems of boolean functions
JP3917522B2 (en) Fourier transform device
US20200387400A1 (en) Allocation system, method and apparatus for machine learning, and computer device
IN2015DN03773A (en)
US20130207983A1 (en) Central processing unit, gpu simulation method thereof, and computing system including the same
KR20060133446A (en) Method for reading and writing a memory, memory control method and arithmetic unit using the same
EP3154001A3 (en) Neural network unit with neural memory and array of neural processing units that collectively shift row of data received from neural memory
RU2373564C2 (en) Modular calculator of boolean function systems
EP1467279A4 (en) Operation apparatus and operation system
RU2586575C1 (en) Modular polynomial computer of boolean function systems
KR100518797B1 (en) Fast Fourier Transform device capable of improving a processing speed and a method processing thereof
KR910008566A (en) Second Adjacent Communication Network, System, and Method for Synchronous Vector Processor
JP2008052504A (en) Discrete fourier transform device and discrete fourier inverse transform device
US10303624B2 (en) Arbitrating and multiplexing circuitry
RU2586574C1 (en) Polynomial modular computer systems of boolean functions with error detection
Kaur et al. Gene selection for tumor classification using resilient backpropagation neural network
US10929760B1 (en) Architecture for table-based mathematical operations for inference acceleration in machine learning
JP2002269067A (en) Matrix arithmetic unit
RU193927U1 (en) Binary Matrix Multiplier

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20161004