RU2449354C1 - Vector normalising apparatus - Google Patents

Vector normalising apparatus Download PDF

Info

Publication number
RU2449354C1
RU2449354C1 RU2010134146/08A RU2010134146A RU2449354C1 RU 2449354 C1 RU2449354 C1 RU 2449354C1 RU 2010134146/08 A RU2010134146/08 A RU 2010134146/08A RU 2010134146 A RU2010134146 A RU 2010134146A RU 2449354 C1 RU2449354 C1 RU 2449354C1
Authority
RU
Russia
Prior art keywords
adder
input
subtractor
stage
circuit
Prior art date
Application number
RU2010134146/08A
Other languages
Russian (ru)
Other versions
RU2010134146A (en
Inventor
Виктор Николаевич Бабенко (RU)
Виктор Николаевич Бабенко
Original Assignee
Виктор Николаевич Бабенко
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Виктор Николаевич Бабенко filed Critical Виктор Николаевич Бабенко
Priority to RU2010134146/08A priority Critical patent/RU2449354C1/en
Publication of RU2010134146A publication Critical patent/RU2010134146A/en
Application granted granted Critical
Publication of RU2449354C1 publication Critical patent/RU2449354C1/en

Links

Landscapes

  • Complex Calculations (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

FIELD: information technology.
SUBSTANCE: apparatus has an inverting unit, comprising shift code generating circuits, shift circuits, circuits for generating the code for setting the adder-subtractor operating mode and n normalising units, each having shift circuits and adder-subtractors.
EFFECT: faster operation.
1 dwg

Description

Изобретение относится к вычислительной (процессорной) технике и может быть использовано:The invention relates to computing (processor) technology and can be used:

1) в высокопроизводительных вычислительных системах,1) in high-performance computing systems,

2) в персональных компьютерах в качестве средства повышения их производительности, реализуемого как подсхема в составе арифметического процессора или же в составе отдельного устройства (спецпроцессора).2) in personal computers as a means of increasing their productivity, implemented as a subcircuit as part of an arithmetic processor or as part of a separate device (special processor).

Высокопроизводительные вычислительные системы имеют в своем составе n умножителей, которые предназначены прежде всего для быстрого выполнения операции умножения компонент n-мерного вектора на произвольное число, поэтому эту совокупность умножителей называют векторным умножителем [1]. На первый вход i-го умножителя подается i-я компонента вектора x (i=1, n), на второй вход каждого умножителя подается произвольное число а, на выходе векторного умножителя получают вектор y=ax, причем вычисления на всех умножителях производятся параллельно (одновременно). На векторном умножителе можно выполнять и операцию векторного деления. Для этого все умножители переводятся в режим деления, на первый вход i-го умножителя подается i-я компонента вектора x, на второй вход каждого умножителя подается произвольное число b, на выходе векторного умножителя получают вектор y=[x1/b…xn1/b]. Однако операция деления на умножителе выполняется медленнее, чем умножение на порядок числа m, где m - число разрядов, отводимых под мантиссу машинных чисел. В математике умножение вектора x на произвольное число а называется нормировкой вектора. В вычислительной математике операция нормировки вектора выполняется очень часто (является так называемой базовой операцией), при этом, к сожалению, обычно известен не нормирующий множитель а, а число b, связанное с а равенством а=1/b, поэтому в этом случае чтобы выполнить нормировку вектора, приходиться переводить векторный умножитель в режим деления. Известно другое устройство (Cordic) [2], в котором осуществляется нормировка двумерного вектора. Это устройство предназначено для осуществления поворота двумерного вектора. Устройство Cordic реализует два этапа вычислений: 1) этап псевдовращений и 2) этап нормировки. На первом этапе выполняются вычисления по формулам:High-performance computing systems include n multipliers, which are designed primarily for quickly performing the operation of multiplying the components of an n-dimensional vector by an arbitrary number, therefore this set of multipliers is called a vector multiplier [1]. The first input of i-th multiplier is supplied i-I x component of the vector (i = 1, n), to a second input of each multiplier is supplied random number and, at the output of the vector multipliers receive vector y = a x, wherein the calculation for all the multipliers are produced in parallel (at the same time). A vector division operation can also be performed on a vector multiplier. To do this, all multipliers are switched into division mode, the i-th component of the vector x is fed to the first input of the i-th multiplier, an arbitrary number b is fed to the second input of each multiplier, the vector y = [x 1 / b ... x n1 is obtained at the output of the vector multiplier / b]. However, the division operation on the multiplier is slower than multiplication by the order of the number m, where m is the number of digits allocated to the mantissa of machine numbers. In mathematics, multiplying the vector x by an arbitrary number a is called the normalization of the vector. In Computational Mathematics vector normalization operation is performed very frequently (is a so-called basic operation), while unfortunately, is generally known not normalizing factor a, and the number b, associated with and equation a = 1 / b, so in this case to perform normalization of the vector, you have to translate the vector multiplier into division mode. Another device (Cordic) is known [2] in which the normalization of a two-dimensional vector is carried out. This device is designed to rotate a two-dimensional vector. The Cordic device implements two stages of calculations: 1) the pseudo-rotation stage and 2) the normalization stage. At the first stage, calculations are performed according to the formulas:

Figure 00000001
Figure 00000001

Реализация последних формул выполняется в блоке псевдовращений. Второй этап осуществляет нормировку вектора [xm-1, ym-1] с целью устранения растяжения исходного вектора [x, y], обусловленного этапом псевдовращений. Коэффициент растяжения а определяется формулойThe implementation of the latest formulas is performed in the pseudo-rotation block. The second stage normalizes the vector [x m-1 , y m-1 ] in order to eliminate the stretching of the original vector [x, y], due to the pseudo-rotation stage. The tensile coefficient a is determined by the formula

Figure 00000002
Figure 00000002

Вычисления второго этапа состоят в следующемThe calculations of the second stage are as follows

Figure 00000003
Figure 00000003

Они обусловлены представлением инверсии числа а в виде произведения

Figure 00000004
Такое представление является простой задачей, так как число а фиксировано. Как мы видим, в устройстве Cordic при осуществлении нормировки вектора удалось избежать трудоемкой операции деления компонент вектора [xm-1, ym-1] на число а. Технически формулы (2) реализуются в блоках нормировки, каждый из которых представляет цепочку пар (регистр сдвига, вычитатель), причем выход вычитателя i-й пары соединен с первым входом вычитателя i+1-й пары, а также с входом регистра сдвига i+1-й пары, кроме того, выход регистра сдвига i+1-й пары соединен со вторым входом вычитателя i+1-й пары. Таким образом, устройство Cordic состоит из трех блоков: блока псевдовращений и двух блоков нормировки, причем первый и второй выходы блока псевдовращений соединены соответственно с входами первого и второго блоков нормировки. На вход устройства подается вектор [x, y], на выходе получают вектор [u, ν], компоненты которого связаны с вектором [x, y] соотношениями (1) и (2). Другие устройства, в которых реализуется операция нормировки вектора, а также специализированные устройства нормировки вектора автору неизвестны.They are due to the representation of the inversion of a as a product
Figure 00000004
Such a representation is a simple task, since the number a is fixed. As we see in Cordic device when implementing normalization vector avoided consuming division operation components of the vector [x m-1, y m-1] and the number. Technically, formulas (2) are implemented in normalization blocks, each of which represents a chain of pairs (shift register, subtractor), and the output of the i-th pair subtractor is connected to the first input of the i + 1-th pair subtractor, as well as to the input of the shift register i + 1st pair, in addition, the output of the shift register i + 1st pair is connected to the second input of the subtractor i + 1st pair. Thus, the Cordic device consists of three blocks: a pseudo-rotation block and two normalization blocks, with the first and second outputs of the pseudo-rotation block connected to the inputs of the first and second normalization blocks, respectively. The vector [x, y] is fed to the input of the device, the vector [u, ν], the components of which are connected with the vector [x, y] by the relations (1) and (2), is obtained. Other devices in which the vector normalization operation is implemented, as well as specialized devices for vector normalization, are unknown to the author.

Наиболее близким по технической сущности к заявляемому изобретению является блок нормировки, входящий в состав устройства вращения плоскости (Cordic). Недостатком этого блока является узость решаемой им задачи: 1) размерность нормируемого вектора фиксирована и равна двум, 2) делитель является фиксированным числом. С другой стороны, осуществление деления компонент вектора на умножителях дорого и недостаточно быстро (значительно медленнее умножения).The closest in technical essence to the claimed invention is a normalization unit, which is part of a plane rotation device (Cordic). The disadvantage of this block is the narrowness of the problem it solves: 1) the dimension of the normalized vector is fixed and equal to two, 2) the divisor is a fixed number. On the other hand, the implementation of the division of the components of the vector on the multipliers is expensive and not fast enough (much slower than the multiplication).

Приведенные выше характеристики аналогов и определяют цель изобретения: создание специализированного высокопроизводительного устройства нормировки n-мерного вектора, в котором вычисления выполнялись бы по формулам, структура которых указана в (2), при этом делитель был бы произвольным числом.The above characteristics of analogues determine the purpose of the invention: the creation of a specialized high-performance device for normalizing an n-dimensional vector in which calculations would be performed according to formulas whose structure is indicated in (2), and the divider would be an arbitrary number.

Поставленная цель достигается включением в состав заявляемого устройства специально разработанного блока инверсии числа. На его вход поступает делитель а. Этот блок реализует вычисления по формулам: a 1=a,

Figure 00000005
i=1, [m/2], где [m/2] - целая часть числа m/2, σi∈{-1, 0, 1}. Кроме этого блока в состав устройства входят n блоков нормировки. На входы блоков нормировки поступают компоненты вектора x=[x1…xn]. Блоки нормировки реализуют формулы:
Figure 00000006
,
Figure 00000007
, i=1, [m/2],
Figure 00000008
, j=1, n. На выходе устройства нормировки получают вектор u=[x1/a…xn/a]. Блок инверсии числа и блоки нормировки представляют собой цепочки последовательно соединенных каскадов. Каждый каскад блока инверсии (кроме последнего) содержит схему формирования кода сдвига, схему сдвига, схему формирования кода установления режима работы сумматора-вычитателя и сумматор-вычитатель. Внутрикаскадные соединения: выход схемы формирования кода сдвига соединен со вторым входом схемы сдвига, выход схемы сдвига соединен со вторым входом сумматора-вычитателя, выход схемы формирования кода установки режима работы сумматора-вычитателя соединен с входом установки режима работы сумматора-вычитателя. Межкаскадные соединения: первый вход сумматора-вычитателя, вход схемы формирования кода сдвига, первый вход схемы сдвига и вход схемы формирования кода установки режима работы сумматора-вычитателя i+1-го каскада соединены с выходом сумматора-вычитателя i-го каскада. На первый вход сумматора-вычитателя, вход схемы формирования кода сдвига, первый вход схемы сдвига и вход схемы формирования кода установки режима работы сумматора-вычитателя 1-го каскада подается число а. Последний каскад (его номер [m/2]) содержит схему формирования кода сдвига и схему формирования кода установления режима работы. Входы этих схем соединены с выходом сумматора-вычитателя предпоследнего каскада. Каждый каскад блока нормировки имеет схему сдвига и сумматор-вычитатель. Внутрикаскадные соединения: выход схемы сдвига соединен со вторым входом сумматора-вычитателя. Межкаскадные соединения: первый вход сумматора-вычитателя и первый вход схемы сдвига i+1-го каскада соединены с выходом сумматора-вычитателя i-го каскада. Наконец, межблочные соединения: все блоки нормировки соединены с блоком инверсии, причем выход схемы формирования кода сдвига i-го каскада блока инверсии соединен со вторым входом схемы сдвига i-го каскада каждого блока нормировки, а выход схемы формирования кода установления режима работы сумматора-вычитателя i-го каскада блока инверсии соединен с входом установки режима работы сумматора-вычитателя i-го каскада каждого блока нормировки.This goal is achieved by including in the composition of the claimed device a specially designed number inversion unit. Supplied to its input and divisor. This block implements calculations by the formulas: a 1 = a ,
Figure 00000005
i = 1, [m / 2], where [m / 2] is the integer part of the number m / 2, σ i ∈ {-1, 0, 1}. In addition to this block, the device includes n normalization blocks. The inputs of the normalization blocks receive the components of the vector x = [x 1 ... x n ]. Normalization blocks implement the formulas:
Figure 00000006
,
Figure 00000007
, i = 1, [m / 2],
Figure 00000008
, j = 1, n. At the output of the normalization device, the vector u = [x 1 / a ... x n / a ] is obtained. The number inversion block and normalization blocks are chains of series-connected cascades. Each cascade of the inversion block (except the last) contains a shear code generation circuit, a shear circuit, an adder-subtractor operation mode establishment code formation circuit, and a subtractor adder. Intracascade connections: the output of the shift code generation circuit is connected to the second input of the shift circuit, the output of the shift circuit is connected to the second input of the adder-subtracter, the output of the formation code of the setup code of the adder-subtractor operation mode is connected to the input of the adder-subtractor operation mode setting input. Interstage connections: the first input of the adder-subtractor, the input of the shift code generation circuit, the first input of the shift circuit and the input of the setup code of the operation mode of the adder-subtractor of the i + 1-st stage are connected to the output of the adder-subtractor of the i-th stage. In the first adder-subtracter input code phase generating circuit input, the first input shift circuit and an input code generation circuit set the operation mode of the adder-subtracter 1-th stage is supplied and the number. The last cascade (its number [m / 2]) contains a scheme for generating a shift code and a scheme for generating a code for setting the operating mode. The inputs of these circuits are connected to the output of the adder-subtractor of the penultimate stage. Each cascade of the normalization block has a shift circuit and an adder-subtractor. Intracascade connections: the output of the shear circuit is connected to the second input of the adder-subtractor. Interstage connections: the first input of the adder-subtractor and the first input of the shift circuit of the i + 1th stage are connected to the output of the adder-subtractor of the i-th stage. Finally, interblock connections: all normalization blocks are connected to the inversion block, and the output of the shift code generation circuit of the i-th cascade of the inversion unit is connected to the second input of the i-stage cascade shift circuit of each normalization block, and the output of the adder-subtractor operation mode setting code formation circuit the i-th cascade of the inversion block is connected to the input of the installation of the operating mode of the adder-subtractor of the i-th cascade of each normalization block.

Сопоставительный анализ с прототипом показывает, что заявляемое устройство отличается как составом, так и способом соединения вычислительных элементов.Comparative analysis with the prototype shows that the inventive device differs both in composition and in the method of connecting computing elements.

Таким образом, заявляемое устройство соответствует критерию «новизна».Thus, the claimed device meets the criterion of "novelty."

Сравнение заявляемого технического решения не только с прототипом, но и с другими техническими решениями позволяет сделать вывод о соответствии заявляемого технического решения критерию «существенные отличия».Comparison of the claimed technical solution not only with the prototype, but also with other technical solutions allows us to conclude that the claimed technical solution meets the criterion of "significant differences".

Изобретение поясняется структурной схемой, изображенной на рис.1.The invention is illustrated by the structural diagram shown in Fig. 1.

Устройство нормировки вектора содержит блок инверсии и n блоков нормировки. Блок инверсии представляет собой цепочку из [m/2] каскадов, каждый из которых, за исключением последнего, содержит схему формирования кода сдвига 1, схему сдвига 2, схему формирования кода установления режима работы сумматора-вычитателя 3 и сумматор-вычитатель 4, соединенных как показано на рис.1. Последний каскад содержит схему формирования кода сдвига 1 и схему формирования кода установления режима работы сумматора-вычитателя 3. Каждый блок нормировки также представляет собой цепочку из m/2 каскадов, каждый из которых содержит схему сдвига 2 и сумматор-вычитатель 4 (см. рис.1).The vector normalization device contains an inversion block and n normalization blocks. The inversion block is a chain of [m / 2] stages, each of which, with the exception of the last, contains a circuit for generating a shift code 1, a shift circuit 2, a circuit for generating a code for setting the operating mode of the adder-subtractor 3, and the adder-subtractor 4, connected as shown in fig. 1. The last stage contains a scheme for generating a shift code 1 and a scheme for generating a code for setting the operating mode of the adder-subtractor 3. Each normalization block also represents a chain of m / 2 stages, each of which contains a shift scheme 2 and an adder-subtractor 4 (see Fig. one).

Устройство спроектировано для 32-разрядных чисел, представленных в формате с плавающей запятой (24 разряда отведено под мантиссу и 8 - под порядок). На вход заявляемого устройства подаются число а и компоненты вектора x=(x1…xn), где n≥2. На выход устройства подаются компоненты вектора u=(u1…un), определяемые соотношениями ui=xi/а.The device is designed for 32-bit numbers, presented in a floating point format (24 bits are reserved for the mantissa and 8 for the order). At the input of the inventive device serves the number a and the components of the vector x = (x 1 ... x n ), where n≥2. On the device components are output vector u = (u 1 ... u n), defined by the relations u i = x i / well.

Для обеспечения точности выходных величин промежуточные вычисления осуществлялись на (m+r)-разрядных сумматорах, где r - число дополнительных младших разрядов, выделяемых под мантиссу. При r=5 погрешность вычисления выходных величин не превышает цены их младшего разряда.To ensure the accuracy of the output quantities, intermediate calculations were performed on (m + r) -bit adders, where r is the number of additional low order bits allocated for the mantissa. At r = 5, the error in calculating the output quantities does not exceed the price of their least significant bit.

Для обеспечения сходимость процесса вычислений в состав каждого блока нормировки входит всего лишь [m/2] сумматоров. Всего же в состав устройства входит

Figure 00000009
сумматоров.To ensure the convergence of the calculation process, each normalization block contains only [m / 2] adders. In total, the device includes
Figure 00000009
adders.

При n=2 устройство было аппаратно реализовано на программируемой логической интегральной схеме (ПЛИС) "EP1K50FC484-1" семейства АСЕХ1K производства фирмы "Altera".At n = 2, the device was implemented in hardware on a programmable logic integrated circuit (FPGA) "EP1K50FC484-1" of the ACEX1K family manufactured by Altera.

Деление компонент вектора x на число а можно произвести и на устройстве, состоящем из n умножителей, каждый из которых содержит m m-разрядных сумматоров. Таким образом, цена такого устройства будет определяться числом nm2 (схемы сравнения не учитываются). Цена заявляемого устройства определяется числом (n+1)(m+r)[m/2]. Сопоставляя эти числа, мы видим, что заявляемое устройство приблизительно в 2 раза дешевле устройства, выполняемого на умножителях.Dividing component of the vector x and the number can be produced and a device consisting of n multipliers, each of which comprises m m-bit adders. Thus, the price of such a device will be determined by the number nm 2 (comparison schemes are not taken into account). The price of the claimed device is determined by the number (n + 1) (m + r) [m / 2]. Comparing these numbers, we see that the claimed device is approximately 2 times cheaper than the device running on the multipliers.

Сравним быстродействие этих устройств.Compare the performance of these devices.

Алгоритм деления числа x на число а состоит в следующем:The algorithm for dividing the number x by the number a is as follows:

1.

Figure 00000010
,one.
Figure 00000010
,

2.

Figure 00000011
,2.
Figure 00000011
,

3.

Figure 00000012
3.
Figure 00000012

4.

Figure 00000013
.four.
Figure 00000013
.

Введем обозначения: tcp - время задержки сигнала элементарной ячейкой сравнения, tп - время задержки сигнала переноса элементарного сумматора, tc - время задержки сигнала суммы элементарного сумматора. На i-ом шаге алгоритма деления одного числа на другое происходит задержка сигнала, равная m(tcp+tп). Так как алгоритм состоит из m шагов, то время выполнения операции деления оценится величиной m2(tcp+tп). Считая время выполнения пункта 2 приближенно равным времени выполнения пункта 3, мы можем время выполнения операции деления на прототипе охарактеризовать числом

Figure 00000014
(задержка сигнала tc не учитывается, так как осуществляется всего m суммирований, что в m меньше чем число переносов).We introduce the notation: t cp is the delay time of the signal by the elementary comparison cell, t p is the delay time of the transfer signal of the elementary adder, t c is the delay time of the signal of the sum of the elementary adder. At the i-th step of the algorithm for dividing one number by another, a signal delay equal to m (t cp + t p ) occurs. Since the algorithm consists of m steps, the execution time of the division operation is estimated by the value of m 2 (t cp + t p ). Considering the execution time of paragraph 2 to be approximately equal to the execution time of paragraph 3, we can characterize the time of the division operation on the prototype as
Figure 00000014
(the signal delay t c is not taken into account, since only m summations are carried out, which is m less than the number of transfers).

Определить формулой время срабатывания заявляемого устройства затруднительно, так как разным а могут соответствовать разные последовательности сдвигов, поэтому мы представим верхнюю грань определяемой величины. Установлено, что время срабатывания заявляемого устройства ТЗ (верхняя грань) определяется соотношениями:Determine the formula of the claimed response time of the device is difficult, as different as can correspond to different sequences of shifts, so we represent the upper bound defined value. It is established that the response time of the inventive device T Z (upper bound) is determined by the ratios:

N1=0, Ni=Ni-1+2(i-1), i=2, [m/2],N 1 = 0, N i = N i-1 +2 (i-1), i = 2, [m / 2],

Figure 00000015
Figure 00000015

При m=24 и r=5 Tпp=1152tп, Тз=151tп+12tс. Учитывая, что tc≈2tп, мы можем записать Тз≈175tп. Отсюда следует, что

Figure 00000016
Таким образом, мы видим, что в данном случае (m=24 и r=5) заявляемое устройство по быстродействию более чем в 7.6 раза превосходит устройство, выполненное на умножителях.At m = 24 and r = 5 T pp = 1152t p , T s = 151t p + 12t s . Given that t c ≈2t p , we can write T s ≈175t p . It follows that
Figure 00000016
Thus, we see that in this case (m = 24 and r = 5), the claimed device in terms of speed is more than 7.6 times higher than the device made on the multipliers.

Источники информацииInformation sources

1. Ортега Дж. Введение в параллельные и векторные методы решения линейных систем. М.: Мир, 1991.1. Ortega J. Introduction to parallel and vectorial methods for solving linear systems. M .: Mir, 1991.

2. Сверхбольшие интегральные схемы и современная обработка сигналов. Под ред. С. Гуна, Х. Уайтхауса, Т. Кайлата. М.: Радио и связь, 1989, стр.269-272.2. Extra large integrated circuits and advanced signal processing. Ed. S. Guna, H. Whitehouse, T. Kailat. M .: Radio and communications, 1989, pp. 269-272.

Claims (1)

Устройство нормировки n-мерного вектора, содержащее блок инверсии делителя и n блоков нормировки, причем каждый блок представляет собой цепочку из [m/2] последовательно соединенных каскадов, при этом каждый каскад блока инверсии (кроме последнего) содержит схему формирования кода сдвига, схему сдвига, схему формирования кода установления режима работы сумматора-вычитателя и сумматор-вычитатель, а каждый каскад блока нормировки - схему сдвига и сумматор-вычитатель, при этом элементы устройства соединены следующим образом: 1) внутрикаскадные соединения блока инверсии: выход схемы формирования кода сдвига соединен со вторым входом схемы сдвига, выход схемы сдвига соединен со вторым входом сумматора-вычитателя, выход схемы формирования кода установки режима работы сумматора-вычитателя соединен с входом установки режима работы сумматора-вычитателя; 2) межкаскадные соединения блока инверсии: первый вход сумматора-вычитателя, вход схемы формирования кода сдвига, первый вход схемы сдвига и вход схемы формирования кода установки режима работы сумматора-вычитателя i+1-го каскада соединены с выходом сумматора-вычитателя i-го каскада; на первый вход сумматора-вычитателя, вход схемы формирования кода сдвига, первый вход схемы сдвига и вход схемы формирования кода установки режима работы сумматора-вычитателя i-го каскада подается делитель а; последний каскад (его номер [m/2]) содержит схему формирования кода сдвига и схему формирования кода установления режима работы, причем входы этих схем соединены с выходом сумматора-вычитателя предпоследнего каскада; 3) внутрикаскадные соединения блока нормировки: выход схемы сдвига соединен со вторым входом сумматора-вычитателя; 4) межкаскадные соединения блока нормировки: первый вход сумматора-вычитателя и первый вход схемы сдвига i+1-го каскада соединены с выходом сумматора-вычитателя i-го каскада; 5) межблочные соединения: все блоки нормировки соединены с блоком инверсии, причем выход схемы формирования кода сдвига i-го каскада блока инверсии соединен со вторым входом схемы сдвига i-го каскада каждого блока нормировки, а выход схемы формирования кода установления режима работы сумматора-вычитателя i-го каскада блока инверсии соединен с входом установки режима работы сумматора-вычитателя i-го каскада каждого блока нормировки; на первый вход сумматора-вычитателя и первый вход схемы сдвига 1-го каскада j-го блока нормировки (j=1, n) подается j-я компонента нормируемого вектора x, а на выходе последнего каскада j-го блока нормировки (его номер [m/2]) получают j-ю компоненту нормированного вектора u. A device for normalizing an n-dimensional vector containing a divider inversion unit and n normalization blocks, each block being a chain of [m / 2] cascades connected in series, and each stage of the inversion block (except the last) contains a shift code generation circuit, a shift circuit , the formation scheme of the code for establishing the operating mode of the adder-subtractor and the adder-subtracter, and each cascade of the normalization block is a shift circuit and the adder-subtractor, while the elements of the device are connected as follows: 1) intracascade compound inversion unit: Yield code phase forming circuit is connected to the second input of the shift circuit, the shift circuit output is connected to the second input of the adder-subtractor, the output code generation circuit set the operation mode of the adder-subtractor connected to the input for setting the operation mode of the adder-subtracter; 2) interstage connections of the inversion unit: the first input of the adder-subtractor, the input of the shift code generation circuit, the first input of the shift circuit and the input of the setup code of the setup mode of the adder-subtractor of the i + 1 stage are connected to the output of the adder-subtractor of the i-th stage ; the divider a is supplied to the first input of the adder-subtracter, the input of the shear code generation circuit, the first input of the shear circuit and the input of the formation code of the setup code of the adder-subtractor of the i-th stage; the last stage (its number [m / 2]) contains a shift code generation circuit and an operation mode establishment code generation circuit, the inputs of these circuits being connected to the output of the adder-subtractor of the penultimate stage; 3) intracascade connections of the normalization unit: the output of the shear circuit is connected to the second input of the adder-subtractor; 4) interstage connections of the normalization block: the first input of the adder-subtractor and the first input of the shift circuit of the i + 1th stage are connected to the output of the adder-subtractor of the i-th stage; 5) interblock connections: all normalization blocks are connected to the inversion block, and the output of the shift code generation circuit of the i-th cascade of the inversion block is connected to the second input of the i-stage cascade shift circuit of each normalization block, and the output of the adder-subtractor operation mode setting code formation circuit the i-th cascade of the inversion block is connected to the input of setting the operating mode of the adder-subtractor of the i-th cascade of each normalization block; the jth component of the normalized vector x is fed to the first input of the adder-subtractor and the first input of the shift circuit of the 1st stage of the jth normalization block (j = 1, n), and the output of the last stage of the jth normalization block (its number [ m / 2]) get the jth component of the normalized vector u.
RU2010134146/08A 2010-08-13 2010-08-13 Vector normalising apparatus RU2449354C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2010134146/08A RU2449354C1 (en) 2010-08-13 2010-08-13 Vector normalising apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2010134146/08A RU2449354C1 (en) 2010-08-13 2010-08-13 Vector normalising apparatus

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
RU2008137323/09A Previously-Filed-Application RU2008137323A (en) 2008-09-17 2008-09-17 VECTOR NORMALIZING DEVICE

Publications (2)

Publication Number Publication Date
RU2010134146A RU2010134146A (en) 2012-02-20
RU2449354C1 true RU2449354C1 (en) 2012-04-27

Family

ID=45854319

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2010134146/08A RU2449354C1 (en) 2010-08-13 2010-08-13 Vector normalising apparatus

Country Status (1)

Country Link
RU (1) RU2449354C1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU445042A1 (en) * 1973-01-03 1974-09-30 Таганрогский Радиотехнический Институт Arithmetic unit
SU1566345A1 (en) * 1988-07-11 1990-05-23 Ленинградский электротехнический институт им.В.И.Ульянова (Ленина) Coordinate converter
US7173982B1 (en) * 1999-10-11 2007-02-06 Infineon Technologies Ag Method and circuit for digitally correcting the frequency of a signal

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU445042A1 (en) * 1973-01-03 1974-09-30 Таганрогский Радиотехнический Институт Arithmetic unit
SU1566345A1 (en) * 1988-07-11 1990-05-23 Ленинградский электротехнический институт им.В.И.Ульянова (Ленина) Coordinate converter
US7173982B1 (en) * 1999-10-11 2007-02-06 Infineon Technologies Ag Method and circuit for digitally correcting the frequency of a signal

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ГУН С. и др. Сверхбольшие интегральные схемы и современная обработка сигналов. - М.: Радио и связь, 1989, с.269-272. *

Also Published As

Publication number Publication date
RU2010134146A (en) 2012-02-20

Similar Documents

Publication Publication Date Title
Swartzlander et al. Computer arithmetic
Tenca et al. High-radix design of a scalable modular multiplier
Lang et al. A radix-10 combinational multiplier
JPH02196328A (en) Floating point computing apparatus
Nykolaychuk et al. Theoretical foundations for the analytical computation of coefficients of basic numbers of Krestenson’s transformation
US8892621B2 (en) Implementation of negation in a multiplication operation without post-incrementation
JP2006172035A (en) Division/square root extraction computing element
RU2449354C1 (en) Vector normalising apparatus
Mohan et al. Evaluation of Mixed-Radix Digit Computation Techniques for the Three Moduli RNS {2 n− 1, 2 n, 2 n+ 1− 1}
CN104615404A (en) High-speed floating-point division unit device based on table lookup operation
Lee et al. Efficient $ M $-ary exponentiation over $ GF (2^{m}) $ using subquadratic KA-based three-operand Montgomery multiplier
Kumar et al. VLSI architecture of pipelined booth wallace MAC unit
Hertz et al. Parabolic synthesis methodology implemented on the sine function
Krishnan A comparative study on the performance of FPGA implementations of high-speed single-precision binary floating-point multipliers
US6055553A (en) Apparatus for computing exponential and trigonometric functions
US20140052767A1 (en) Apparatus and architecture for general powering computation
Spoorthi et al. A decimal multiplier with improved speed using semi-parallel iterative approach
Sharoun Residue number system (RNS)
Gustafsson et al. Basic arithmetic circuits
Kaur et al. Review of Booth Algorithm for Design of Multiplier
RU2473961C1 (en) Vector normalising apparatus
RU2797164C1 (en) Pipeline module multiplier
Nirmal et al. Novel Delay Efficient Approach for Vedic Multiplier with Generic Adder Module
Ravi et al. Analysis and study of different multipliers to design floating point MAC units for digital signal processing applications
Iyer et al. Generalised Algorithm for Multiplying Binary Numbers Via Vedic Mathematics

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20150814

NF4A Reinstatement of patent

Effective date: 20160520