RU2438234C1 - Функционально-полный толерантный элемент - Google Patents

Функционально-полный толерантный элемент Download PDF

Info

Publication number
RU2438234C1
RU2438234C1 RU2010123392/08A RU2010123392A RU2438234C1 RU 2438234 C1 RU2438234 C1 RU 2438234C1 RU 2010123392/08 A RU2010123392/08 A RU 2010123392/08A RU 2010123392 A RU2010123392 A RU 2010123392A RU 2438234 C1 RU2438234 C1 RU 2438234C1
Authority
RU
Russia
Prior art keywords
transistors
bus
transistor
input
type conductivity
Prior art date
Application number
RU2010123392/08A
Other languages
English (en)
Inventor
Сергей Феофентович Тюрин (RU)
Сергей Феофентович Тюрин
Олег Александрович Громов (RU)
Олег Александрович Громов
Original Assignee
Сергей Феофентович Тюрин
Олег Александрович Громов
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Сергей Феофентович Тюрин, Олег Александрович Громов filed Critical Сергей Феофентович Тюрин
Priority to RU2010123392/08A priority Critical patent/RU2438234C1/ru
Application granted granted Critical
Publication of RU2438234C1 publication Critical patent/RU2438234C1/ru

Links

Images

Landscapes

  • Logic Circuits (AREA)

Abstract

Изобретение относится к вычислительной технике и может быть использовано для реализации цифровых схем высокой надежности. Техническим результатом является повышение надежности элемента при отказах транзистора за счет толерантности к однократным константным отказам входов элемента либо транзисторов. Устройство содержит 4 КМДП транзистора проводимости n-типа и 4 КМДП транзистора проводимости p-типа, которые включены между шиной питания и нулевой шиной, на затворы которых подаются входные сигналы. В итоге на выходе элемента реализуется базисная в смысле теоремы Поста логическая функция . 2 ил.

Description

Область техники, к которой относится изобретение
Изобретение относится к вычислительной технике и может быть использовано для реализации цифровых схем высокой надежности.
Уровень техники
Известны логические элементы на КМДП транзисторах (авторское свидетельство СССР №1064470 А, МКИ Н03К 19/094 от 30.12.83; авторское свидетельство СССР №1064471 А, МКИ Н03К 19/094 от 30.12.83). В них используются КМДП транзисторы n- и р-типов. Недостатком элементов является большое количество транзисторов и вследствие этого низкая структурная надежность.
Наиболее близким техническим решением к предлагаемому является логический элемент на КМДП транзисторах (Букреев И.Н., Горячев В.И., Мансуров Б.М. Микроэлектронные схемы цифровых устройств. - 4-е изд., перераб. и доп. Москва: Техносфера, 2009. - 712 С., ил.2.26). Это устройство, принятое за прототип, содержит 8 КМДП транзисторов и реализует функцию четырех переменных. Данная схема построена на основе двухвходового элемента ИЛИ-НЕ, за счет применения дополнительных вентильных и блокирующих КМДП транзисторов и реализует логическую функцию
Figure 00000001
.
Недостатком данной схемы является низкая вероятность сохранения функциональной полноты при отказах транзисторов. Данное обстоятельство создает трудности при использовании элемента для реализаций комбинационных устройств в неремонтируемой аппаратуре.
Раскрытие изобретения
Техническая задача заключается в повышении надежности элемента при отказах внешних входов и транзисторов за счет сохранения базисной функции.
Базисная функция в соответствие с теоремой Поста (Марченков С.С. Замкнутые классы булевых функций. - М.: ФИЗМАТЛИТ, 2000, с.18) позволяет реализовать путем суперпозиции любую функцию любого числа переменных.
Поставленная техническая задача достигается тем, что в состав функционально-полного толерантного элемента входят 8 КМДП транзисторов, истоки первого и третьего транзисторов с проводимостью n-типа подключены к шине питания, истоки шестого и восьмого транзисторов с проводимостью р-типа подключены к нулевой шине, на затворы первого и пятого транзисторов подается сигнал с первой входной шины, на затворы второго и седьмого транзисторов подается сигнал со второй входной шины, на затворы третьего и восьмого транзисторов подается сигнал с третьей входной шины, на затворы четвертого и шестого транзисторов подается сигнал с четвертой входной шины, сток первого транзистора с проводимостью n-типа подключен к истоку второго транзистора, сток третьего транзистора с проводимостью n-типа подключен к истоку четвертого транзистора, стоки второго и четвертого транзисторов с проводимостью n-типа и стоки пятого и седьмого транзисторов подключены к выходной шине, исток пятого транзистора с проводимостью р-типа подключен к стоку шестого транзистора с проводимостью р-типа, исток седьмого транзистора с проводимостью р-типа подключен к стоку восьмого транзистора с проводимостью р-типа, истоки пятого и седьмого транзисторов с проводимостью р-типа и стоки шестого и восьмого транзисторов с проводимостью р-типа соединены между собой, данное подключение транзисторов реализуют подключение шины питания к выходной шине в соответствии с выражением
Figure 00000002
при равенстве логической единице выражения
Figure 00000002
и подключение нулевой шины к выходной шине в соответствии с выражением (X1∨X2)(X3∨X4) в случае неравенства логической единице выражения
Figure 00000002
.
При дискретном исполнении в качестве КМДП транзисторов с проводимостью n-типа могут использоваться КП301, IRF7304, а в качестве КМДП транзисторов с проводимостью р-типа КП302, IRF7311 или любые другие.
Элемент также может быть реализован в интегральном исполнении и использоваться в качестве универсального базиса для программируемых логических интегральных микросхем, так как существующие базисные элементы при отказах в матрице коммутаций и при отказах транзисторов не обладают способностью к сохранению базиса.
Описание чертежей
На фиг.1 приведена принципиальная схема заявляемого логического элемента.
Элемент построен на основе 8 КМДП транзисторов. Истоки транзисторов (1, 3) с проводимостью n-типа подключены к шине питания (11), истоки транзисторов (6, 8) с проводимостью р-типа подключены к нулевой шине (15), на затворы транзисторов (1, 5) подается сигнал с первой входной шины, на затворы транзисторов (2, 7) подается сигнал со второй входной шины, на затворы транзисторов (3, 8) подается сигнал с третьей входной шины, на затворы транзисторов (4, 6) подается сигнал с четвертой входной шины, сток транзистора (1) с проводимостью n-типа подключен к истоку транзистора (2), сток транзистора (3) с проводимостью n-типа подключен к истоку транзистора (4), стоки транзисторов (2, 4) с проводимостью n-типа и стоки транзисторов (5, 7) подключены к выходной шине (14), исток транзистора (5) с проводимостью р-типа подключен к стоку транзистора (6) с проводимостью р-типа, исток транзистора (7) с проводимостью р-типа подключен к стоку транзистора (8) с проводимостью р-типа, истоки транзисторов (5, 7) с проводимостью р-типа и стоки транзисторов (6, 8) с проводимостью р-типа соединены между собой.
На фиг.2 приведена временная диаграмма работы заявляемого элемента. Данная диаграмма отображает изменение состояния выходной шины (14) в зависимости от состояния входных сигналов (9, 10, 12, 13).
В интервале времени от 0 до t0 все входные шины находятся в низком логическом уровне, это приводит к закрытию транзисторов (5-8) с проводимостью р-типа и открытию транзисторов (1-4) с проводимостью n-типа. Через две последовательные цепочки открытых транзисторов происходит подключение выходной шины (14) к шине питания (11), поэтому на выходе элемента высокий логический уровень.
В интервале времени от t0 до t1 значение первой входной шины (9) изменяется на высокий логический уровень. В этом случае транзисторы (6-8) с проводимостью р-типа будут по-прежнему закрыты, а транзистор (5) с проводимостью р-типа будет открыт. Также изменение значения напряжения на первой входной шине (9) приведет к закрытию транзистора (1) с проводимостью n-типа, в то время как остальные транзисторы с проводимостью n-типа (2-4) будут в открытом состоянии. Через последовательную цепочку открытых транзисторов с проводимостью n-типа (3, 4) происходит подключение выходной шины (14) к шине питания (11). На выходе по-прежнему высокий логический уровень.
В интервале времени от t1 до t2 значение первой входной шины (9) переключается в ноль, а вторая входная линия (10) переключается в единицу. В данном временном промежутке транзисторы (1, 3, 4) с проводимостью n-типа и транзистор (7) с проводимостью р-типа открыты, а транзисторы (2, 5, 6, 8) находятся в закрытом состоянии. Через последовательную цепочку открытых транзисторов (3, 4) происходит подключение выходной шины (14) к шине питания (11). На выходе сохраняется высокий логический уровень.
В интервале времени от t2 до t3 на первой паре входных линий (9, 10) устанавливается высокий логический уровень, на другой паре входов - низкий уровень. При данном наборе входных сигналов транзисторы (3, 4) с проводимостью n-типа и транзисторы (5, 7) с проводимостью р-типа открыты, а транзисторы (1, 2, 6, 8) находятся в закрытом состоянии. Через последовательную цепочку открытых транзисторов (3, 4) выходная шина (14) подключается к шине питания (11). На выходе - высокий логический уровень.
В интервале времени от t3 до t4 на третьей входной шине (12) высокий логический уровень, а на остальных входных линиях (9, 10, 13) низкий. В этом случае транзисторы (1, 2, 4, 8) находятся в открытом состоянии, а транзисторы (3, 5-7) находятся в закрытом состоянии. Через последовательную цепочку открытых транзисторов (1, 2) выходная шина (14) подключается к шине питания (11). На выходе - высокий логический уровень.
В интервале времени от t4 до t5 на первой (9) и третьей (12) входных шинах высокий логический уровень, а на остальных входных линиях (10, 13) низкий логический уровень. Тогда транзисторы (2, 4, 5, 8) находятся в открытом состоянии, а транзисторы (1, 3, 6, 7) находятся в закрытом состоянии. В этом случае через открытые транзисторы (5, 8) происходит подключение выходной шины (14) к нулевой шине (15), поэтому значение выходного сигнала изменяется на ноль.
В интервале времени от t5 до t6 на второй (10) и третьей (12) входных шинах высокий логический уровень, в то время как на остальных входных линиях (9, 13) низкий логический уровень. Это приводит к открытию транзисторов (1, 4, 7, 8) и закрытию транзисторов (2, 3, 5, 6). Через последовательную цепочку открытых транзисторов (7, 8) происходит подключение выходной шины (14) к нулевой шине (15), поэтому значение выходного сигнала остается равным нулю.
Во временном интервале от t6 до t7 на первых трех входных линиях (9, 10, 12) устанавливается высокий логический уровень, а на входе (13) низкий логический уровень. В этом случае транзисторы (4, 5, 7, 8) находятся в открытом состоянии, а транзисторы (1, 2, 3, 6) закрыты. Тогда через две пары открытых транзисторов (5, 8) и (7, 8) происходит подключение выхода (14) к нулевой шине (15). Отсюда следует, что на выходной шине по-прежнему низкий логический уровень.
Во временном интервале от t7 до t8 на первых трех входных линиях (9, 10, 12) устанавливается низкий логический уровень, а на входе (13) высокий логический уровень. В этом случае транзисторы (1, 2, 3, 6) находятся в открытом состоянии, а транзисторы (4, 5, 7, 8) закрыты. Поэтому через последовательную цепочку открытых транзисторов (1, 2) происходит подключение выхода (14) к шине питания (11) и на выходе установится высокий логический уровень.
Во временном интервале от t8 до t9 на первом (9) и четвертом (13) входе единицы, а на остальных (10, 12) нули. Тогда транзисторы (2, 3, 5, 6) находятся в открытом состоянии, а транзисторы (1, 4, 7, 8) закрыты. Через последовательную цепочку открытых транзисторов (5, 6) выходная шина (14) подключается к нулевой шине (15) и на выходе будет низкий логический уровень.
Во временном интервале от t9 до t10 на втором (10) и четвертом (13) входе единицы, а на остальных входных линиях (9, 12) нули. Поэтому транзисторы (1, 3, 5, 8) находятся в открытом состоянии, а транзисторы (2, 4, 6, 7) закрыты. Через открытые транзисторы (5, 8) выходная шина (14) подключается к нулевой шине (15) и на выходе остается низкий логический уровень.
Во временном интервале от t10 до t11 на первой (9), второй (10) и четвертой (13) входных шинах высокий логический уровень, а на третьем входе (12) низкий логический уровень. Тогда транзисторы (3, 5, 6, 7) находятся в открытом состоянии, а транзисторы (1, 2, 4, 8) закрыты. Через две открытые цепочки транзисторов (5, 6) и (6, 7) выходная шина (14) подключается к нулевой шине (15) и на выходе остается низкий логический уровень.
В интервале времени от t11 до t12 на первой паре входных линий (9, 10) находится низкий логический уровень, а на второй паре входных линий (12, 13) высокий логический уровень. Данный набор входных сигналов приведет к открытию транзисторов (1, 2, 6, 8) и закрытию транзисторов (3, 4, 5, 7). Через два открытых транзистора (1, 2) выходная шина (14) будет подключена к шине питания (11) и на выходе установится высокий логический уровень.
В интервале времени от t12 до t13 на первой (9), третьей (12) и четвертой (14) входных линиях высокий логический уровень, а на втором входе (10) низкий логический уровень. В этом случае транзисторы (2, 5, 6, 8) будут открыты, а транзисторы (1, 3, 4, 7) закрыты. Через две открытые цепочки транзисторов (5, 6) и (5, 8) выходная шина (14) подключается к нулевой шине (15) и на выход переключится в ноль.
В интервале времени от t13 до t14 на первой входной шине (9) будет низкий логический уровень, а на второй (10), третьей (12) и четвертой (14) входных шинах будет высокий логический уровень. Тогда транзисторы (1, 6-8) будут открыты, а транзисторы (2-5) закрыты. Через две открытые цепочки транзисторов (6, 7) и (7, 8) выходная шина (14) остается подключенной к нулевой шине (15) и на выходе по-прежнему остается низкий логический уровень.
В интервале времени от t14 до t15 на всех входных шинах (9, 10, 12, 13) будет высокий логический уровень. Поэтому транзисторы (5-8) с проводимостью р-типа будут открыты, а транзисторы (1-4) с проводимостью n-типа закрыты. Через открытые транзисторы (5-8) выходная шина (14) подключена к нулевой шине (15) и на выходе низкий логический уровень.
Осуществление изобретения
Устройство работает следующим образом. Две последовательные цепочки транзисторов (1, 2) и (3, 4) с проводимостью n-типа, включенные параллельно, реализуют путем дизъюнкции двух конъюнкций
Figure 00000002
подключение источника питания на выход Z при равенстве логической единицы выражения
Figure 00000002
, в случае неравенства логической единицы этих конъюнкций нижняя последовательно-параллельная цепь транзисторов (5-8) с проводимостью р-типа обеспечивает подключение нулевой шины на выход Z в соответствии с выражением (X1∨X2)(X3∨X4).
Покажем, что заявляемое устройство обеспечивает сохранение базиса при однократных константных отказах. Для этого рассчитаем вероятность сохранения базиса у ФПТ при однократных константных отказах транзисторов. Для КМДП транзисторов возможны два случая константных отказа - это константа единицы, которая эквивалентна пробою связи сток-исток или постоянно включенному затвору, и константа нуля, которая эквивалентна обрыву связи сток-исток или обрыву затвора. Таким образом, возможны 16 случаев отказов. Полная группа событий включает следующие реализации:
1. Пробой цепи сток-исток (или постоянно включенный затвор) первого транзистора.
2. Обрыв цепи сток-исток (или обрыв затвора) первого транзистора.
3. Пробой цепи сток-исток (или постоянно включенный затвор) второго транзистора.
4. Обрыв цепи сток-исток (или обрыв затвора) второго транзистора.
5. Пробой цепи сток-исток (или постоянно включенный затвор) третьего транзистора.
6. Обрыв цепи сток-исток (или обрыв затвора) третьего транзистора.
7. Пробой цепи сток-исток (или постоянно включенный затвор) четвертого транзистора.
8. Обрыв цепи сток-исток (или обрыв затвора) четвертого транзистора.
9. Пробой цепи сток-исток (или постоянно включенный затвор) пятого транзистора.
10. Обрыв цепи сток-исток (или обрыв затвора) пятого транзистора.
11. Пробой цепи сток-исток (или постоянно включенный затвор) шестого транзистора.
12. Обрыв цепи сток-исток (или обрыв затвора) шестого транзистора.
13. Обрыв цепи сток-исток (или обрыв затвора) седьмого транзистора.
14. Пробой цепи сток-исток (или постоянно включенный затвор) седьмого транзистора.
15. Обрыв цепи сток-исток (или обрыв затвора) восьмого транзистора.
16. Пробой цепи сток-исток (или постоянно включенный затвор) восьмого транзистора.
Произведем расчет сохранения базиса для ФПТ по фиг.1
Причем в данном случае необходимо рассматривать как функцию подключения к шине питания
Figure 00000003
, так и функцию подключения к шине ноль вольт Z_=(X1∨X2)(X3∨X4).
1. Пробой цепи сток-исток (или постоянно включенный затвор) первого транзистора. В данном случае исток второго транзистора оказывается подключенным к шине питания, и базис будет иметь вид
Figure 00000004
. Это базисная функция в смысле теоремы Поста. Таким образом, поскольку Z-=(X1∨X2)(X3∨X4) не изменяется, для обеспечения ортогональности необходима Z1-=X2(X3∨X4). Для этого в подаваемых наборах X1=0.
2. Обрыв цепи сток-исток (или обрыв затвора) первого транзистора.
Получаем базисную с точки зрения теоремы Поста функцию
Figure 00000005
. Однако, поскольку Z-=(X1∨X2)(X3∨X4) не изменяется, для обеспечения ортогональности (взаимной инверсности) с
Figure 00000005
и необходима Z2-=(X3∨X4). Для этого в подаваемых наборах X1=1 или X2=1.
3. Пробой цепи сток-исток (или постоянно включенный затвор) второго транзистора. Аналогично получаем базисную с точки зрения теоремы Поста функцию
Figure 00000006
. Тогда Z3-=X1(X3∨X4).
4. Обрыв цепи сток-исток (или обрыв затвора) второго транзистора. В данном случае получим
Figure 00000007
и Z4-=(X3∨X4). Это базисная функция в смысле теоремы Поста.
5. Пробой цепи сток-исток (или постоянно включенный затвор) третьего транзистора. Аналогично получаем
Figure 00000008
и Z5-=(X1∨X2)X4. Это базисная функция в смысле теоремы Поста.
6. Обрыв цепи сток-исток (или обрыв затвора) третьего транзистора. Получаем базисную функцию
Figure 00000009
, a Z6-=(X1∨X2). Это базисная функция в смысле теоремы Поста.
7. Пробой цепи сток-исток (или постоянно включенный затвор) четвертого транзистора. Аналогично получаем
Figure 00000010
и Z7-=(X1∨X2)X3. Это базисная функция в смысле теоремы Поста.
8. Обрыв цепи сток-исток (или обрыв затвора) четвертого транзистора. Получаем базисную функцию
Figure 00000011
, в то время как Z8-=(X1∨X2). Это базисная функция в смысле теоремы Поста.
9. Пробой цепи сток-исток (или постоянно включенный затвор) пятого транзистора. Для пятого и последующих транзисторов отказы будут сказываться на функции подключения к шине ноль вольт. Поэтому получаем Z9-=(X3∨X4), значит, надо использовать базис
Figure 00000012
. Это базисная функция в смысле теоремы Поста.
10. Обрыв цепи сток-исток (или обрыв затвора) пятого транзистора. Получаем Z10-=X1(X3∨X4). Значит, надо использовать базис
Figure 00000013
. Это базисная функция в смысле теоремы Поста.
11. Пробой цепи сток-исток (или постоянно включенный затвор) шестого транзистора. Получаем Z11-=(X1∨X2), значит, базис
Figure 00000014
. Это базисная функция в смысле теоремы Поста.
12. Обрыв цепи сток-исток (или обрыв затвора) шестого транзистора. Получаем Z12-=(X1∨X2)X3. Базис
Figure 00000015
. Это базисная функция в смысле теоремы Поста.
13. Обрыв цепи сток-исток (или обрыв затвора) седьмого транзистора. Получаем Z13-=X2(X3∨X4). Базис
Figure 00000016
. Это базисная функция в смысле теоремы Поста.
14. Пробой цепи сток-исток (или постоянно включенный затвор) седьмого транзистора. Получаем Z14-=(X3∨X4), значит, базис
Figure 00000017
. Это базисная функция в смысле теоремы Поста.
15. Обрыв цепи сток-исток (или обрыв затвора) восьмого транзистора. Получаем Z15-=(X1∨X2)X4. Базис
Figure 00000018
. Это базисная функция в смысле теоремы Поста.
16. Пробой цепи сток-исток (или постоянно включенный затвор) восьмого транзистора. Получаем Z16-=(X1∨X2), значит, базис
Figure 00000019
. Это базисная функция в смысле теоремы Поста.
Получаем, что из шестнадцати случаев однократных константных отказов в транзисторах базис ни разу не был потерян, поэтому вероятность сохранения базиса равна
Figure 00000020
Теперь произведем расчет вероятности сохранения базиса у функционально-полного толерантного элемента в случае внешних однократных константных отказов входов и выходов. Для каждой входной шины (9, 10, 12, 13) и для выходной шины (14) возможны случаи замыкания на шину питания (11) и на шину ноль вольт (15). Таким образом, всего возможны 10 случаев отказов. Полная группа событий включает следующие реализации:
1. Замыкание первого входа (9) на шину ноль вольт (15)
2. Замыкание первого входа (9) на шину питания (11)
3. Замыкание второго входа (10) на шину ноль вольт (15)
4. Замыкание второго входа (10) на шину питания (11)
5. Замыкание третьего входа (12) на шину ноль вольт (15)
6. Замыкание третьего входа (12) на шину питания (11)
7. Замыкание четвертого входа (13) на шину ноль вольт (15)
8. Замыкание четвертого входа (13) на шину питания (11)
9. Замыкание выходной шины (14) на шину ноль вольт (15)
10. Замыкание выходной шины (14) на шину питания (11).
Как известно, ФПТ реализует логическую функцию
Figure 00000021
. Рассмотрим подробней каждую реализацию:
1. Замыкание первого входа (9) на шину ноль вольт (15). В данном случае в выражение для логической функции нужно поставить ноль, тогда в качестве базиса будет выступать выражение
Figure 00000022
.
2. Замыкание первого входа на шину питания. В данном случае в выражение для логической функции нужно поставить единицу, тогда в качестве базиса будет выступать выражение
Figure 00000023
3. Замыкание второго входа на шину ноль вольт. Базис
Figure 00000024
4. Замыкание второго входа на шину питания. Базис
Figure 00000025
5. Замыкание третьего входа на шину ноль вольт. Базис
Figure 00000026
6. Замыкание третьего входа на шину питания. Базис
Figure 00000027
7. Замыкание четвертого входа на шину ноль вольт. Базис
Figure 00000028
8. Замыкание четвертого входа на шину питания. Базис
Figure 00000029
9. Замыкание выхода на шину ноль вольт. В этом случае на выходе всегда будет низкий логический уровень. Элемент не сможет реализовать никакого базиса. Базис потерян Z9≡0
10. Замыкание выхода на шину питания. В этом случае на выходе всегда будет высокий логический уровень. Базис потерян Z10≡1
Таким образом, из десяти случаев внешних однократных константных отказов базис был потерян в двух из них, поэтому вероятность сохранения базиса равна
Figure 00000030
В случае внешних однократных константных отказов выхода происходит потеря базиса, однако в случае однократных константных отказов входов базис сохраняется.
Теперь рассмотрим функционирование прототипа в случае внешних однократных константных отказов входов и выходов. Для него также возможны десять случаев отказов. Прототип реализует логическую функцию
Figure 00000001
. Это базисная функция при X4=0, X2=0 - НЕ-ИЛИ:
Figure 00000031
.
Рассмотрим подробней каждую реализацию при отказах:
1. Замыкание первого входа на шину ноль вольт. В данном случае в выражение для логической функции нужно поставить ноль, тогда
Figure 00000032
. Это не базисная функция.
2. Замыкание первого входа на шину питания. В данном случае в выражение для логической функции нужно поставить единицу, тогда прототип будет реализовывать функцию
Figure 00000033
. Это не базисная функция.
3. Замыкание второго входа на шину ноль вольт. Функция
Figure 00000034
. Это не базисная функция.
4. Замыкание второго входа на шину питания. Функция
Figure 00000035
. Это базисная функция при X4=0.
5. Замыкание третьего входа на шину ноль вольт. Функция
Figure 00000036
. Это не базисная функция.
6. Замыкание третьего входа на шину питания. Функция
Figure 00000037
. Это не базисная функция.
7. Замыкание четвертого входа на шину ноль вольт. Функция
Figure 00000038
. Это не базисная функция.
8. Замыкание четвертого входа на шину питания. Функция
Figure 00000039
. Это базисная функция при X2=0.
9. Замыкание выхода на шину ноль вольт. В этом случае на выходе всегда будет низкий логический уровень. Прототип не сможет реализовать никакой логической функции Y9≡0.
10. Замыкание выхода на шину питания. В этом случае на выходе всегда будет высокий логический уровень. На выходе будет Y10≡1.
Таким образом, прототип сохраняет базис только в случае внешних однократных константных отказов входов. Из десяти случаев внешних однократных константных отказов прототип реализовывал базисную с точки зрения теоремы Поста функцию в двух случаях. Поэтому вероятность сохранения базиса равна
Figure 00000040
В случае же однократных константных отказов в транзисторах вероятность сохранения базиса у прототипа равна нулю.
Таким образом, заявляемый элемент сохраняет базис в смысле теоремы Поста при внешних однократных константных отказах входов и выхода с вероятностью 80% и с вероятностью 100% при внутренних однократных константных отказах транзисторов. В то время как у прототипа базис сохраняется при внешних однократных константных отказах в 20%, а при отказах транзисторов не сохраняется ни в одном случае.

Claims (1)

  1. Функционально-полный толерантный элемент, включающий в себя восемь КМОП транзисторов, имеющий четыре входных шины и одну выходную, отличающийся тем, что, с целью повышения отказоустойчивости, истоки первого и третьего транзисторов с проводимостью n-типа подключены к шине питания, истоки шестого и восьмого транзисторов с проводимостью p-типа подключены к нулевой шине, на затворы первого и пятого транзисторов подается сигнал с первой входной шины, на затворы второго и седьмого транзисторов подается сигнал со второй входной шины, на затворы третьего и восьмого транзисторов подается сигнал с третьей входной шины, на затворы четвертого и шестого транзисторов подается сигнал с четвертой входной шины, сток первого транзистора с проводимостью n-типа подключен к истоку второго транзистора, сток третьего транзистора с проводимостью n-типа подключен к истоку четвертого транзистора, стоки второго и четвертого транзисторов с проводимостью n-типа и стоки пятого и седьмого транзисторов подключены к выходной шине, исток пятого транзистора с проводимостью n-типа подключен к стоку шестого транзистора с проводимостью p-типа, исток седьмого транзистора с проводимостью p-типа подключен к стоку восьмого транзистора с проводимостью p-типа, истоки пятого и седьмого транзисторов с проводимостью p-типа и стоки шестого и восьмого транзисторов с проводимостью p-типа соединены между собой, данное подключение транзисторов реализуют подключение шины питания к выходной шине в соответствии с выражением
    Figure 00000041
    при равенстве логической единице выражения
    Figure 00000042
    и подключение нулевой шины к выходной шине в соответствии с выражением
    Figure 00000043
    в случае не равенства логической единице выражения
    Figure 00000041
    .
RU2010123392/08A 2010-06-08 2010-06-08 Функционально-полный толерантный элемент RU2438234C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2010123392/08A RU2438234C1 (ru) 2010-06-08 2010-06-08 Функционально-полный толерантный элемент

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2010123392/08A RU2438234C1 (ru) 2010-06-08 2010-06-08 Функционально-полный толерантный элемент

Publications (1)

Publication Number Publication Date
RU2438234C1 true RU2438234C1 (ru) 2011-12-27

Family

ID=45782993

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2010123392/08A RU2438234C1 (ru) 2010-06-08 2010-06-08 Функционально-полный толерантный элемент

Country Status (1)

Country Link
RU (1) RU2438234C1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2496227C1 (ru) * 2012-06-19 2013-10-20 Сергей Феофентович Тюрин Функционально-полный толерантный элемент
RU2541854C1 (ru) * 2013-07-16 2015-02-20 Открытое акционерное общество "СТАР" Функционально-полный толерантный элемент

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
БУКРЕЕВ И.Н. и др. Микроэлектронные схемы цифровых устройств. - М.: Техносфера, 2009, с.62, рис.2.26. *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2496227C1 (ru) * 2012-06-19 2013-10-20 Сергей Феофентович Тюрин Функционально-полный толерантный элемент
RU2541854C1 (ru) * 2013-07-16 2015-02-20 Открытое акционерное общество "СТАР" Функционально-полный толерантный элемент

Similar Documents

Publication Publication Date Title
KR0185460B1 (ko) 저전압 cmos 공정을 사용하는 고전압 cmos 논리회로
US5942917A (en) High speed ratioed CMOS logic structures for a pulsed input environment
US9081061B1 (en) Scan flip-flop
US4350906A (en) Circuit with dual-purpose terminal
US9806698B1 (en) Circuit and method for a zero static current level shifter
RU2438234C1 (ru) Функционально-полный толерантный элемент
Padmaja et al. Design of a multiplexer in multiple logic styles for Low Power VLSI
US10601216B2 (en) Distributed environment analog multiplexor with high-voltage protection
RU2449469C1 (ru) Функционально-полный толерантный элемент
RU2679186C1 (ru) Преобразователь уровня напряжения
RU2702979C1 (ru) Высоковольтный преобразователь уровня напряжения
US9698762B2 (en) Flip-flop structure
CA3212931A1 (en) Circuit unit, logic circuit, processor, and computing apparatus
RU2733263C1 (ru) Устройство сбоеустойчивого разряда самосинхронного регистра хранения
US11152942B2 (en) Three-input exclusive NOR/OR gate using a CMOS circuit
US20030014459A1 (en) Cascaded domino four-to-two reducer circuit and method
RU2712422C1 (ru) Высоковольтный преобразователь уровня напряжения
EP3716485A1 (en) Electronic circuits
RU2667798C1 (ru) Преобразователь уровня напряжения
RU2642416C1 (ru) Преобразователь логического уровня напряжения
RU2541854C1 (ru) Функционально-полный толерантный элемент
Uma et al. Performance of full adder with skewed logic
US11483003B2 (en) Pseudo-complementary logic network
US8085082B2 (en) High speed multiplexer
RU2496227C1 (ru) Функционально-полный толерантный элемент

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20120609