RU2390052C2 - Decoder for controlled rearrangement of information stored on personal computer - Google Patents

Decoder for controlled rearrangement of information stored on personal computer Download PDF

Info

Publication number
RU2390052C2
RU2390052C2 RU2008132009/09A RU2008132009A RU2390052C2 RU 2390052 C2 RU2390052 C2 RU 2390052C2 RU 2008132009/09 A RU2008132009/09 A RU 2008132009/09A RU 2008132009 A RU2008132009 A RU 2008132009A RU 2390052 C2 RU2390052 C2 RU 2390052C2
Authority
RU
Russia
Prior art keywords
data
level
elements
inputs
register
Prior art date
Application number
RU2008132009/09A
Other languages
Russian (ru)
Other versions
RU2008132009A (en
Inventor
Жанна Анатольевна Молодченко (RU)
Жанна Анатольевна Молодченко
Леонид Сергеевич Сотов (RU)
Леонид Сергеевич Сотов
Валерий Николаевич Харин (RU)
Валерий Николаевич Харин
Original Assignee
Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского" filed Critical Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского"
Priority to RU2008132009/09A priority Critical patent/RU2390052C2/en
Publication of RU2008132009A publication Critical patent/RU2008132009A/en
Application granted granted Critical
Publication of RU2390052C2 publication Critical patent/RU2390052C2/en

Links

Images

Landscapes

  • Storage Device Security (AREA)
  • Complex Calculations (AREA)

Abstract

FIELD: information technology.
SUBSTANCE: invention can be used in systems for protecting information from unauthorised access. The decoder has K levels of decoding units, a double buffer register for accumulation and storage of formatted data. Each decoding level contains 2i-1 elements
Figure 00000012
, which connect D flip flops for storing data and the storage register and cyclic shift of bits of decoding codes having length K-i+1.
EFFECT: faster process of controlled rearrangement of elements (α1,α,…,αi,…αN) of an initial data line with length N due to pipeline processing during conversion after N cycles of the clock-pulse generator.
2 dwg

Description

Изобретение относится к области кодирования информации и может быть использовано в системах защиты информации от несанкционированного доступа.The invention relates to the field of information encoding and can be used in information protection systems against unauthorized access.

Известны устройства, обеспечивающие генерацию перестановок (транспозиций) исходных величин (см., например, авт. св. СССР №957215, МПК G06F 7/08, №995093, МПК G06F 7/06, №1124319, G06F 7/06, №1397933, МПК G06F 15/20).Known devices that provide the generation of permutations (transpositions) of the original values (see, for example, ed. St. USSR No. 957215, IPC G06F 7/08, No. 995093, IPC G06F 7/06, No. 1123319, G06F 7/06, No. 1397933 IPC G06F 15/20).

Недостатком этих устройств является невозможность управления перестановками.The disadvantage of these devices is the inability to control permutations.

Известно устройство, обеспечивающее генерацию управляемых перестановок (см. авторское свидетельство СССР №1513467, МПК G05F 15/20). Данное устройство реализует процедуру преобразования номера перестановки в однозначно соответствующую ему перестановку.A device is known for generating controlled permutations (see USSR author's certificate No. 1513467, IPC G05F 15/20). This device implements a procedure for converting a permutation number into a unique permutation.

Недостатком устройства является его техническая сложность при больших длинах исходных данных N, т.к. число логических вентилей, принимаемых за минимальную единицу аппаратных структур устройства, растет пропорционально N2. Перестановка выполняется за несколько раундов преобразований, что снижает скорость ее выполнения. Кроме этого устройство предназначено для загрузки исходных данных в параллельном коде, что приводит к дополнительным затратам при его соединении с последовательной шиной передачи данных.The disadvantage of this device is its technical complexity with large lengths of the original data N, because the number of logic gates taken as the minimum unit of the device hardware structures grows proportionally to N 2 . The permutation is performed in several rounds of transformations, which reduces the speed of its implementation. In addition, the device is designed to download the source data in parallel code, which leads to additional costs when it is connected to the serial data bus.

Наиболее близким к заявляемому является дешифратор управляемой побитовой транспозиции информации, хранимой в персональной ЭВМ (см. патент РФ №2320000, МПК G06F 7/76). Дешифратор содержит К уровней узлов дешифрации, каждый уровень дешифрации содержит 2i элементов

Figure 00000001
. Вход выборки дешифратора соединен с первыми входами первого и второго элементов первого уровня. Выход каждого элемента i-го уровня соединен с первыми входами пары элементов (i+1)-го уровня. Дешифратор также содержит регистр управляющих кодов, сдвиговый регистр данных, двойной буферный регистр накопления и хранения форматированных данных, блок управления, генератор тактовых импульсов, причем элемент первого уровня реализует логическую функцию
Figure 00000002
, остальные элементы реализуют логическую функцию
Figure 00000003
где X, X1, X2 - входы логических элементов, Y1, Y2 - выходы логических элементов. Вход Х элемента первого уровня соединен с выходом первого бита регистра управляющих кодов. Входы X1 остальных элементов i-го уровня соединены с выходом i-го бита регистра управляющих кодов. Входы X2 остальных элементов i-го уровня соединены с выходами элементов i-1 уровня, причем вход двойного буферного регистра накопления и хранения форматированных данных соединен с выходом сдвигового регистра данных. Генератор тактовых импульсов соединен с блоком управления, который своими входами и выходами соединен с буферным регистром накопления и хранения форматированных данных, входным сдвиговым регистром данных, регистром управляющих кодовClosest to the claimed one is a decoder for controlled bitwise transposition of information stored in a personal computer (see RF patent No. 232320000, IPC G06F 7/76). The decoder contains K levels of decryption nodes, each level of decryption contains 2 i elements
Figure 00000001
. The input of the decoder sample is connected to the first inputs of the first and second elements of the first level. The output of each element of the i-th level is connected to the first inputs of a pair of elements of the (i + 1) -th level. The decoder also contains a register of control codes, a shift data register, a double buffer register for the accumulation and storage of formatted data, a control unit, a clock generator, and the element of the first level implements a logical function
Figure 00000002
, the remaining elements implement a logical function
Figure 00000003
where X, X 1 , X 2 - inputs of logic elements, Y 1 , Y 2 - outputs of logic elements. The input X of the element of the first level is connected to the output of the first bit of the register of control codes. Inputs X 1 of the remaining elements of the i-th level are connected to the output of the i-th bit of the register of control codes. The inputs X 2 of the remaining elements of the i-th level are connected to the outputs of the elements of the i-1 level, and the input of the double buffer register of accumulation and storage of formatted data is connected to the output of the shift data register. The clock generator is connected to a control unit, which is connected with its inputs and outputs to a buffer register for the accumulation and storage of formatted data, an input shift data register, a register of control codes

При большой длине N преобразуемого блока данных число уровней дешифрации K=log2(N) велико, а суммарная задержка установки управляющих кодов τΣ=τ·K, где τ - задержка на одном уровне дешифрации. Это снижает скорость преобразования в K раз, что является недостатком дешифратора.With a large length N of the converted data block, the number of decryption levels K = log2 (N) is large, and the total delay in setting control codes is τ Σ = τ · K, where τ is the delay at one decryption level. This reduces the conversion speed by K times, which is a disadvantage of the decoder.

Задачей настоящего решения является ускорение процесса управляемой перестановки элементов (a 1, a, …, a i, …a N) исходной строки данных длиной N за счет конвейерной обработки, при выполнении преобразования за N тактов генератора тактовых импульсов.The objective of this solution is to accelerate the process of controlled permutation of the elements ( a 1 , a , ..., a i , ... a N ) of the original data string of length N due to pipelining, when performing the conversion in N clock cycles of the clock generator.

Техническим результатом является возможность высокоскоростной перестановки данных с использованием управляющих кодов.The technical result is the possibility of high-speed data permutation using control codes.

Поставленная задача решается в заявленном изобретении за счет реализации следующей совокупности признаков, характеризующих его сущность.The problem is solved in the claimed invention due to the implementation of the following set of features characterizing its essence.

Дешифратор содержит K уровней узлов дешифрации, каждый уровень дешифрации содержит 2i-1 элементов

Figure 00000001
, двойной буферный регистр накопления и хранения форматированных данных.The decoder contains K levels of decryption nodes, each level of decryption contains 2i-1 elements
Figure 00000001
, double buffer register accumulation and storage of formatted data.

Согласно решению узлы дешифрации i-го уровня состоят из элементов, объединяющих D триггер хранения данных и регистр хранения и циклического сдвига бит кодов дешифрации длиной K=i+1. Первый бит Q которого управляет первым r1 и вторым r2 выходами разрешения записи данных rd1=Q,

Figure 00000004
. Причем выход данных каждого элемента i-го уровня электрически соединен с входами данных двух элементов (i+1)-го уровня. Первый и второй выходы разрешения записи данных каждого элемента i-го уровня электрически соединены с входами разрешения записи данных элементов (i+1)-го уровня. Входы тактовых импульсов электрически соединены между собой, входы разрешения записи управляющих кодов, поступающих на вход управляющих кодов, для всех элементов электрически соединены между собой. Выход данных каждого элемента K-го уровня электрически соединен с двумя входами данных двойного буферного регистра накопления и хранения форматированных данных. Первый и второй выходы разрешения записи данных каждого элемента K-го уровня электрически соединены с двумя входами разрешения записи данных двойного буферного регистра накопления и хранения форматированных данных.According to the decision, the ith level decryption nodes consist of elements combining the D data storage trigger and the register of storage and cyclic shift of decryption code bits of length K = i + 1. The first bit Q of which controls the first r 1 and second r 2 outputs of the data write resolution rd 1 = Q,
Figure 00000004
. Moreover, the data output of each element of the i-th level is electrically connected to the data inputs of two elements of the (i + 1) -th level. The first and second outputs of the permission to write data of each element of the i-th level are electrically connected to the inputs of the permission to write data of elements of the (i + 1) -th level. The inputs of the clock pulses are electrically interconnected, the recording permission inputs of the control codes received at the input of the control codes are electrically interconnected for all elements. The data output of each element of the Kth level is electrically connected to two data inputs of the double buffer register of accumulation and storage of formatted data. The first and second outputs of the data recording permission of each element of the Kth level are electrically connected to two inputs of the data recording permission of the double buffer register of accumulation and storage of formatted data.

Изобретение поясняется чертежами, где на фиг.1 приведена блок-схема дешифратора для K уровней, на фиг.2 - схема дешифратора для двух уровней, позволяющая выполнять перестановку вектора данных из четырех элементов, где:The invention is illustrated by drawings, where in Fig.1 shows a block diagram of a decoder for K levels, Fig.2 is a diagram of a decoder for two levels, which allows you to rearrange the data vector of four elements, where:

0 - двойной буферный регистр накопления и хранения форматированных данных;0 - double buffer register of accumulation and storage of formatted data;

1 - логический элемент узла первого уровня дешифратора;1 - logical element of the node of the first level of the decoder;

2 - логические элементы узлов второго уровня дешифратора;2 - logical elements of nodes of the second level of the decoder;

3 - логические элементы узлов третьего уровня дешифратора;3 - logical elements of nodes of the third level of the decoder;

4, …K-1 - блок логических элементов узлов от четвертого до K-1 уровня дешифратора;4, ... K-1 - block of logical elements of nodes from the fourth to K-1 level of the decoder;

K - логические элементы узлов К-го уровня дешифратора;K - logical elements of nodes of the Kth level of the decoder;

D - вход данных;D - data input;

RD - вход разрешения записи данных;RD - data recording permission input;

CS - вход разрешения записи управляющих кодов;CS - permission entry write control codes;

СР - вход управляющих кодов;SR - input control codes;

rd1 - первый выход разрешения записи данных;rd1 - the first output of data recording permission;

rd2 - второй выход разрешения записи данных;rd2 - the second output of the permission to write data;

D_OUT - выход данных;D_OUT - data output;

clk - вход тактовых импульсов от внешнего генератора;clk - input of clock pulses from an external generator;

BZY - выход сигнала переполнения двойного буферного регистра.BZY - double buffer register overflow signal output.

Предлагаемый дешифратор состоит из К уровней узлов дешифрации 1-K, выполняющих функцию перестановки вектора данных (a 1, a, …, a i, … a N), загружаемого в дешифратор последовательно. Логические элементы узлов дешифратора 1-K имеют одинаковую структуру. Вход данных D узла дешифрации первого уровня является входом данных дешифратора. Узлы дешифрации i-го уровня состоят из элементов, хранения текущих компонент вектора данных (a 1, a, …, a i, …a N) и циклического сдвигового регистра длиной K-i+1 бит для хранения кодов дешифрации. Первый бит Q циклического сдвигового регистра управляет первым r1 и вторым r2 выходами разрешения записи данных

Figure 00000005
,
Figure 00000006
. Каждый выход данных элемента i-го уровня электрически соединен шиной данных с входами двух элементов i+1 уровня, первый и второй выходы разрешения записи данных каждого элемента i-го уровня электрически соединены с входами разрешения записи данных элементов (i+1)-го уровня. При этом логические элементы узлов дешифратора образуют двоичное дерево (фиг.1). Входы тактовых импульсов и разрешения записи управляющих кодов всех элементов электрически соединены между собой. Выход данных каждого элемента K-го уровня электрически соединен с двумя входами данных двойного буферного регистра накопления и хранения форматированных данных, первый и второй выходы разрешения записи данных каждого элемента К-го уровня электрически соединены с соответствующими входами разрешения записи данных двойного буферного регистра накопления и хранения форматированных данных.The proposed decoder consists of K levels of 1-K decryption nodes that perform the function of rearranging the data vector ( a 1 , a , ..., a i , ... a N ), loaded into the decoder sequentially. The logical elements of the 1-K decoder nodes have the same structure. The data input D of the first level decryption node is the data input of the decoder. Decryption nodes of the i-th level consist of elements, storing the current components of the data vector ( a 1 , a , ..., a i , ... a N ) and a cyclic shift register of length K-i + 1 bit for storing the decryption codes. The first bit Q of the cyclic shift register controls the first r 1 and second r 2 data write enable outputs
Figure 00000005
,
Figure 00000006
. Each data output of an element of the i-th level is electrically connected by a data bus to the inputs of two elements of the i + 1 level, the first and second outputs of the data recording permission of each element of the i-level are electrically connected to the inputs of the permission to write data of the elements of the (i + 1) level . In this case, the logical elements of the nodes of the decoder form a binary tree (figure 1). The inputs of the clock pulses and write permissions of the control codes of all the elements are electrically interconnected. The data output of each element of the Kth level is electrically connected to two data inputs of the double buffer register of accumulation and storage of formatted data, the first and second outputs of the data recording permission of each element of the Kth level are electrically connected to the corresponding inputs of the permission of recording data of the double buffer register of storage and storage formatted data.

Управление перестановкой осуществляется кодами N×K бит, загружаемыми в циклические сдвиговые регистры логических элементов узлов дешифратора. Причем в логический элемент первого уровня 1 загружается N бит управляющих кодов, в логические элементы второго уровня 2 загружается

Figure 00000007
бит управляющих кодов, в логические элементы K-го уровня загружается
Figure 00000008
бит управляющих кодов.The permutation is controlled by N × K bit codes loaded into the cyclic shift registers of the logical elements of the decoder nodes. Moreover, N bits of control codes are loaded into the logic element of the first level 1, and loaded into the logic elements of the second level 2
Figure 00000007
a bit of control codes, is loaded into the logic elements of the Kth level
Figure 00000008
bit of control codes.

Устройство работает следующим образом. Перед началом преобразования в циклические сдвиговые регистры хранения кодов дешифрации заносятся управляющие коды дешифрации. Для этого управляющая ЭВМ устанавливает вход RD в состояние с логическим уровнем 0, подает на входы СР N×K бит управляющих кодов и записывает их в регистры по очередному импульсу clk, устанавливая для этого на входе CS состояние с логическим уровнем 1. Для перестановки очередного вектора данных (a 1, a, …, a i, …a N) вход CS устанавливается в состояние 0. На вход данных D элемента первого уровня дешифрации подается элемент a 1 вектора данных. Вход RD устанавливается в состояние 1 и по очередному импульсу clk a 1  записывается в элемент первого уровня дешифрации. По заднему фронту импульса clk в состоянии RD=1, CS=0 логическая схема этого элемента формирует сигналы на выходах разрешения записи данных rd1=Q,

Figure 00000009
, где Q - первый бит регистра кодов элемента первого уровня, после чего осуществляется циклический сдвиг битов управляющего кода регистра первого уровня и бит Q заменяется на следующий.The device operates as follows. Before the conversion to cyclic shift registers for storing decryption codes, decryption control codes are entered. To do this, the control computer sets the RD input to a state with logic level 0, sends control bits to the CP inputs N × K and writes them to the registers according to the next pulse clk, setting the state with logic level 1 at the CS input for this purpose. To rearrange the next vector data ( a 1 , a , ..., a i , ... a N ), the CS input is set to state 0. At the data input D of the element of the first decryption level, the element a 1 of the data vector is supplied. The RD input is set to state 1 and, according to the next pulse, clk a 1 is written to the element of the first decryption level. On the trailing edge of the pulse clk in the state RD = 1, CS = 0, the logic circuit of this element generates signals at the outputs of the data recording resolution rd 1 = Q,
Figure 00000009
where Q is the first bit of the register of codes of the element of the first level, after which a cyclic shift of the bits of the control code of the register of the first level is carried out and the bit Q is replaced by the next.

По фронту следующего импульса clk данные из логического элемента первого уровня a 1 переписываются в первый элемент второго уровня при rd1=1, rd2=0 или во второй элемент второго уровня при rd1=0, rd2=1, после чего в элемент первого уровня записывается значение α2 вектора данных. Работа всех логических элементов узлов дешифратора осуществляется по одинаковому алгоритму. После загрузки (a 1, a, …, a i, … a N) в дешифратор без остановки загружается следующий вектор данных (a 1, a, …, a i, …a N). В результате, через N тактовых импульсов clk элементы (a 1, a, …, a i, …a N) записываются в двойной буферный регистр накопления и хранения форматированных данных в порядке, определяемом кодами дешифрации. При сигнале двойного буферного регистра RD=0 перестановка вектора (а 1, а, …,a i, …a N) в параллельном коде записывается во второй регистр, и сигнал RD двойного буферного регистра накопления и хранения форматированных данных устанавливается в 1. Если сигнал двойного буферного регистра RD=1, формируется выходной сигнал BZY=1, и процесс преобразования приостанавливается путем прекращения подачи тактовых импульсов clk до момента освобождения второго регистра.On the front of the next pulse clk, the data from the logic element of the first level a 1 are copied to the first element of the second level at rd 1 = 1, rd 2 = 0 or to the second element of the second level at rd 1 = 0, rd 2 = 1, and then to the element the first level, the value α 2 of the data vector is written. The work of all the logical elements of the decoder nodes is carried out according to the same algorithm. After loading ( a 1 , a , ..., a i , ... a N ), the next data vector ( a 1 , a , ..., a i , ... a N ) is loaded into the decoder without stopping. As a result, through N clock pulses clk, the elements ( a 1 , a , ..., a i , ... a N ) are written to the double buffer register of accumulation and storage of formatted data in the order determined by the decryption codes. When the signal of the double buffer register RD = 0, the permutation of the vector ( a 1 , a , ..., a i , ... a N ) in the parallel code is written in the second register, and the signal RD of the double buffer register of accumulation and storage of formatted data is set to 1. If the signal double buffer register RD = 1, the output signal BZY = 1 is formed, and the conversion process is stopped by stopping the supply of clock pulses clk until the second register is released.

Таким образом, за счет конвейерной обработки данных в узлах дешифрации удается сократить время выполнения перестановки примерно в K раз, так как общее время задержки определяется временем задержки на одном узле дешифратора. Кроме этого число логических элементов узлов дешифрации составляет N-1 и растет линейно с ростом N, что позволяет осуществлять перестановки больших блоков данных.Thus, due to pipelined data processing in the decryption nodes, it is possible to reduce the time for performing the permutation by approximately K times, since the total delay time is determined by the delay time on one decoder node. In addition, the number of logical elements of decryption nodes is N-1 and grows linearly with increasing N, which allows permutation of large data blocks.

Claims (1)

Дешифратор управляемой перестановки информации, хранимой в персональной ЭВМ, содержащий К уровней узлов дешифрации, где каждый уровень дешифрации содержит: 2i-1 элементов
Figure 00000010
, двойной буферный регистр накопления и хранения форматированных данных, отличающийся тем, что узлы дешифрации i-го уровня состоят из элементов, объединяющих D триггер хранения данных и регистр хранения и циклического сдвига бит кодов дешифрации длиной K-i+1, первый бит Q регистра управляет первым rd1 и вторым rd2 выходами разрешения записи rd1=Q,
Figure 00000011
, причем выход данных каждого элемента 1-го уровня электрически соединен с входами данных двух элементов (i+1)-го уровня, первый и второй выходы разрешения записи данных каждого элемента i-го уровня электрически соединены с входами разрешения записи данных двух элементов (i+1)-го уровня, входы тактовых импульсов электрически соединены между собой, входы разрешения записи управляющих кодов, поступающих на вход управляющих кодов, для всех элементов электрически соединены между собой, выход данных каждого элемента K-го уровня электрически соединен с двумя входами данных двойного буферного регистра накопления и хранения форматированных данных, первый и второй выходы разрешения записи данных каждого элемента K-го уровня электрически соединены с двумя входами разрешения записи данных двойного буферного регистра накопления и хранения форматированных данных. A decoder for controlled permutation of information stored in a personal computer, containing K levels of decryption nodes, where each level of decryption contains: 2 i-1 elements
Figure 00000010
, a double buffer register of accumulation and storage of formatted data, characterized in that the ith level decryption nodes consist of elements combining the D data storage trigger and the register of storage and cyclic shift of decryption code bits of length K-i + 1, the first bit of the Q register controls the first rd 1 and second rd 2 write permission outputs rd 1 = Q,
Figure 00000011
moreover, the data output of each element of the 1st level is electrically connected to the data inputs of two elements of the (i + 1) level, the first and second outputs of the data recording permission of each element of the i-level are electrically connected to the inputs of the data recording permission of the two elements (i +1) -th level, the inputs of clock pulses are electrically interconnected, the recording permission inputs of control codes received at the input of control codes for all elements are electrically interconnected, the data output of each element of the K-th level is electrically connected ene dual input data double buffer register and accumulation storing the formatted data, the first and second write enable outputs of each data element K-level electrically connected to the two inputs of write enable double buffering data formatted data accumulation and storage register.
RU2008132009/09A 2008-08-06 2008-08-06 Decoder for controlled rearrangement of information stored on personal computer RU2390052C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2008132009/09A RU2390052C2 (en) 2008-08-06 2008-08-06 Decoder for controlled rearrangement of information stored on personal computer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2008132009/09A RU2390052C2 (en) 2008-08-06 2008-08-06 Decoder for controlled rearrangement of information stored on personal computer

Publications (2)

Publication Number Publication Date
RU2008132009A RU2008132009A (en) 2010-02-20
RU2390052C2 true RU2390052C2 (en) 2010-05-20

Family

ID=42126547

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2008132009/09A RU2390052C2 (en) 2008-08-06 2008-08-06 Decoder for controlled rearrangement of information stored on personal computer

Country Status (1)

Country Link
RU (1) RU2390052C2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2448358C1 (en) * 2010-11-26 2012-04-20 Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского" Involutive permutation generator matrix

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2448358C1 (en) * 2010-11-26 2012-04-20 Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского" Involutive permutation generator matrix

Also Published As

Publication number Publication date
RU2008132009A (en) 2010-02-20

Similar Documents

Publication Publication Date Title
TWI675372B (en) Systems and methods involving multi-bank, dual-pipe memory circuitry
US7421563B2 (en) Hashing and serial decoding techniques
JPH11120775A (en) Contents address memory system
WO2005073825A2 (en) Protection against power analysis attacks
US4095283A (en) First in-first out memory array containing special bits for replacement addressing
US7171528B2 (en) Method and apparatus for generating a write mask key
Chen et al. Complete and improved FPGA implementation of classic McEliece
RU2390052C2 (en) Decoder for controlled rearrangement of information stored on personal computer
KR100888614B1 (en) Security algorithm circuit and data encryption method
JPH07129473A (en) Data protective device
Jothi et al. Parallel RC4 Key Searching System Based on FPGA
WO2017067038A1 (en) Semiconductor memory device operation method
RU2419174C1 (en) Device of controlled cyclic shift
US7668893B2 (en) Data generator having linear feedback shift registers for generating data pattern in forward and reverse orders
US7383295B2 (en) Selective sequence generation method and apparatus
CN206332680U (en) Multivariate digital signature device
RU154062U1 (en) DEVICE FOR SEARCHING TRANSFERS
US10366741B2 (en) Bit processing
CN100458685C (en) Device and method for generating randow number
RU2439662C2 (en) Device of controlled shift of binary line bits
RU2474871C1 (en) Highly parallel special-purpose processor for solving boolean formula satisfiability problem
RU2409842C1 (en) Apparatus for cross-cluster controlled rearrangement of information stored on personal computer
RU2395834C1 (en) Random permutation generator
US11237800B2 (en) Time-shifted seed for random number generator
RU2320000C1 (en) Decoder of controllable bitwise transposition of information, stored in personal computer

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20120807