RU2322688C2 - Accelerated multiplier unit based on neurons - Google Patents

Accelerated multiplier unit based on neurons Download PDF

Info

Publication number
RU2322688C2
RU2322688C2 RU2006110815/09A RU2006110815A RU2322688C2 RU 2322688 C2 RU2322688 C2 RU 2322688C2 RU 2006110815/09 A RU2006110815/09 A RU 2006110815/09A RU 2006110815 A RU2006110815 A RU 2006110815A RU 2322688 C2 RU2322688 C2 RU 2322688C2
Authority
RU
Russia
Prior art keywords
block
multiplier
register
control
signal
Prior art date
Application number
RU2006110815/09A
Other languages
Russian (ru)
Other versions
RU2006110815A (en
Inventor
Николай Сергеевич Кобелев (RU)
Николай Сергеевич Кобелев
В чеслав Николаевич Лопин (RU)
Вячеслав Николаевич Лопин
Владимир Николаевич Кобелев (RU)
Владимир Николаевич Кобелев
Елена Сергеевна Шевелева (RU)
Елена Сергеевна Шевелева
Евгени Владимировна Фетисова (RU)
Евгения Владимировна Фетисова
Сергей Степанович Шевелев (RU)
Сергей Степанович Шевелев
Original Assignee
Государственное образовательное учреждение высшего профессионального образования "Курский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Государственное образовательное учреждение высшего профессионального образования "Курский государственный технический университет" filed Critical Государственное образовательное учреждение высшего профессионального образования "Курский государственный технический университет"
Priority to RU2006110815/09A priority Critical patent/RU2322688C2/en
Publication of RU2006110815A publication Critical patent/RU2006110815A/en
Application granted granted Critical
Publication of RU2322688C2 publication Critical patent/RU2322688C2/en

Links

Images

Landscapes

  • Complex Calculations (AREA)

Abstract

FIELD: computer engineering, possible use for synthesis of arithmetical and logical devices, for creating fast action and highly productive digital devices which realize the function of multiplication in direct codes.
SUBSTANCE: multiplier contains data input block, multiplicand register block, multiplier register block, addition block, decoder block, result storage block, control block. In multiplier unit, multiplication of binary numbers is performed. The sign of result of multiplication is determined by modulo two addition of signs of multiplicand and multiplier. The operation of multiplication is realized by analyzing lower bits of multiplier, shifting the multiplier for two bits to the right, shifting the multiplicand to the left. The result of multiplication of numbers is produced as a total of partial results of multiplication.
EFFECT: increased speed of operation, increased reliability of operation, simplification of algorithm of operation of device control block.
11 dwg

Description

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и высокопроизводительных цифровых устройств умножения чисел в прямых кодах.The invention relates to technical means of computer science and computer technology and can be used for the synthesis of arithmetic-logic devices, to create high-speed and high-performance digital devices for multiplying numbers in direct codes.

Известно "Устройство для умножения в конечных полях" (патент №5064139/09), позволяющее выполнять умножения полиномов.It is known "Device for multiplication in finite fields" (patent No. 5064139/09), allowing to perform multiplication of polynomials.

Известно "Множительное устройство" (патент №93031693/09), позволяющее умножать двоичные числа.Known "Multiplying device" (patent No. 93031693/09), which allows you to multiply binary numbers.

Известен "Ассоциативный умножитель чисел" (патент №95104047/09), позволяющий производить умножение произвольных чисел.The well-known "Associative number multiplier" (patent No. 95104047/09), which allows for the multiplication of arbitrary numbers.

Кроме того, известно "Устройство для умножения чисел в позиционном коде" (патент №94001646/09), которое выполняет операцию умножения двоичных чисел.In addition, it is known "Device for multiplying numbers in a positional code" (patent No. 94001646/09), which performs the operation of multiplying binary numbers.

В качестве прототипа выбран "Умножитель на нейронах" (патент №2249845), выполняющий операцию умножение двоичных чисел в прямых кодах.As a prototype of the selected "Multiplier on neurons" (patent No. 22989845), performing the operation of multiplying binary numbers in direct codes.

Задача заключается в следующем:The challenge is as follows:

упростить алгоритм блока управления,simplify the control unit algorithm,

повысить скорость операции суммирования-вычитания чисел в прямых кодах,increase the speed of the operation of summation-subtraction of numbers in direct codes,

повысить надежность работы ускоренного умножителя.increase the reliability of the accelerated multiplier.

В представленном умножителе происходит умножение двоичных чисел в прямых кодах. Предлагаемый умножитель позволит значительно повысить быстродействие устройства, снизить аппаратные средства, что ведет к упрощению комбинационной схемы, а также упростит алгоритм работы устройства.In the presented multiplier, binary numbers are multiplied in direct codes. The proposed multiplier will significantly improve the speed of the device, reduce hardware, which leads to a simplification of the combinational circuit, and also simplifies the algorithm of the device.

Решение задачи осуществляется тем, что ускоренный умножитель на нейронах, содержащий блок ввода данных, блок суммирования, блок хранения результата, блок управления, отличающийся тем, что дополнительно введены: блок регистра множимого, блок регистра множителя блок дешифратора, причем управляющий выход блока ввода данных соединен с третьим управляющим входом блока управления, первый информационный выход которого соединен со вторым информационным входом блока регистра множителя, первый информационный вход которого соединен с информационным выходом блока ввода данных, информационный выход которого соединен с первым информационным входом блока регистра множимого, второй информационный вход которого соединен со вторым информационным выходом блока управления, со второго по шестой управляющие выходы которого соединены соответственно с первым по пятый управляющими входами блока регистра множимого, управляющий выход которого соединен с девятым управляющим входом блока управления, первый управляющий выход которого соединен с управляющим входом блока регистра множителя, первый управляющий выход которого соединен с четвертым управляющим входом блока управления, с пятого по восьмой управляющие входы которого соединены соответственно с первым по четвертый управляющими выходами блока дешифратора, первый и второй управляющие входы которого соединены соответственно со вторым и третьим управляющими выходами блока регистра множителя, информационный выход блока регистра множимого соединен с информационным входом блока сумматора, информационный выход которого соединен с первым информационным входом блока хранения результата, второй информационный вход которого соединен с третьим информационным выходом блока управления, с седьмого по четырнадцатый управляющие выходы которого соединены соответственно с первым по восьмой управляющими входами блока хранения результата, первый и второй управляющие входы блока управления "СБРОС" и "ПУСК" являются внешними входами устройства.The solution to the problem is that an accelerated multiplier on neurons containing a data input unit, a summing unit, a result storage unit, a control unit, characterized in that it is additionally introduced: a multiplier register unit, a multiplier register unit, a decoder unit, and the control output of the data input unit is connected with the third control input of the control unit, the first information output of which is connected to the second information input of the multiplier register block, the first information input of which is connected to the information the output of the data input unit, the information output of which is connected to the first information input of the register block of the multiplier, the second information input of which is connected to the second information output of the control unit, from the second to the sixth control outputs of which are connected respectively to the first to fifth control inputs of the register of the multiplier the output of which is connected to the ninth control input of the control unit, the first control output of which is connected to the control input of the multiplier register block I, whose first control output is connected to the fourth control input of the control unit, from the fifth to eighth control inputs of which are connected respectively to the first to fourth control outputs of the decoder unit, the first and second control inputs of which are connected respectively to the second and third control outputs of the multiplier register block, the information output of the register register block is connected to the information input of the adder block, the information output of which is connected to the first information input of the block ka result storage, the second information input of which is connected to the third information output of the control unit, from the seventh to fourteenth control outputs of which are connected respectively to the first to eighth control inputs of the result storage unit, the first and second control inputs of the control unit "RESET" and "START" are external inputs of the device.

Умножение, выполняемое методом накопления частичных произведений. Операция умножения в современных ЭВМ чаще всего выполняется суммированием сдвинутых на один или несколько разрядов частичных произведении, каждое из которых является результатом умножения множимого на соответствующий разряд (разряды) множителя. При точном умножении двух чисел количество значащих цифр произведения может в пределе достичь двойного количества значащих цифр сомножителей. Наиболее просто операция умножения в ЭВМ выполняется в прямом коде. При этом на первом этапе определяется знак произведения путем сложения знаковых цифр сомножителей по модулю 2. Произведение вычисляется как сумма частичных произведений, из которых каждое получается последовательными сдвигами и умножением множимого на соответствующий разряд множителя. Произведение двух n-разрядных чисел является 2n-разрядным числом. Перемножение модулей сомножителей производится по правилам арифметики согласно двоичной таблице умножения. Результату присваивается полученный знак. Так как умножение производится в двоичной системе счисления, частные произведения либо равны 0 (при умножении на 0), либо самому сомножителю (при умножении на 1), сдвинутому на соответствующее количество разрядов. Количество циклов можно сократить, если в каждом цикле анализировать не один, а два или более разрядов множителя. Для организации ускоренного умножения анализируют два последних разряда множителя. Возможные двоичные комбинации двух разрядов при умножении с младших разрядов множителя записываются следующем образом: 00, 01, 10, 11. Для набора 00 в блоке суммирования не производится сложения. Двоичные разряды множимого сдвигаются влево на два разряда. При наборе 01 необходимо произвести суммирование ранее полученной суммы частичных произведений и двоичным кодом множимого, затем осуществляется сдвиг влево множимого на один разряд. Для набора 10 выполняется сдвиг влево множимого, затем осуществляется операция суммирование преобразованного множимого и ранее полученной суммы частичных произведений в блоке суммирования. В случае комбинации 11 в блоке суммирования выполняются операции сложения ранее полученной суммы частичных произведения, множимого и преобразованного множимого. Операция умножения выполняется значительно быстрее при применении алгоритма, в котором анализируются два разряда множителя. При анализе более двух разрядов множителя, блок управления, алгоритм работы ускоренного умножителя имеет более сложную структуру. Возрастает сложность в реализации блоков дешифрации и регистра множимого.Multiplication performed by the method of accumulation of partial works. The operation of multiplication in modern computers is most often performed by summing the partial products shifted by one or more digits, each of which is the result of multiplying the factor multiplied by the corresponding digit (s). With the exact multiplication of two numbers, the number of significant digits of the product can ultimately reach the double number of significant digits of the factors. The simplest operation of computer multiplication is in direct code. In this case, at the first stage, the sign of the product is determined by adding the signed digits of the factors modulo 2. The product is calculated as the sum of the partial products, each of which is obtained by successive shifts and multiplication of the multiplier by the corresponding digit of the factor. The product of two n-bit numbers is a 2n-bit number. Multiplication of the modules of the factors is carried out according to the rules of arithmetic according to the binary multiplication table. The result is assigned the character received. Since the multiplication is performed in the binary system, the partial products are either equal to 0 (when multiplied by 0), or to the factor itself (when multiplied by 1), shifted by the corresponding number of digits. The number of cycles can be reduced by analyzing not one but two or more bits of the factor in each cycle. To organize accelerated multiplication, the last two digits of the multiplier are analyzed. Possible binary combinations of two bits when multiplying with the least significant bits of the factor are written as follows: 00, 01, 10, 11. For dialing 00, no addition is made in the summing block. The binary digits of the multiplicable are shifted to the left by two digits. When entering 01, it is necessary to summarize the previously obtained sum of partial products and the binary code of the multiplicative, then shift the left of the multiplicative by one digit. For set 10, a left shift of the multiplicative is performed, then the operation of summing the transformed multiplicative and the previously obtained sum of partial products in the summation block is performed. In the case of combination 11, in the summing unit, the operations of adding the previously obtained sum of the partial products, the multiplicative and the transformed multiplicative are performed. The multiplication operation is much faster when applying an algorithm in which two bits of the multiplier are analyzed. When analyzing more than two bits of the multiplier, the control unit, the algorithm of the accelerated multiplier has a more complex structure. Increasing complexity in the implementation of blocks of decryption and register multiplicable.

БВД - блок ввода данных служит для ввода операндов и определения знака произведения.BVD - data input unit is used to enter operands and determine the sign of the work.

БРгМН - блок регистра множимого служит для хранения множимого при выполнении операции умножения в двоичном коде.BRgMN - the block of the multiplicand register is used to store the multiplicand when performing the operation of multiplication in binary code.

БРгМЖ - блок регистра множителя служит для хранения множителя при выполнении операции умножения в двоичном коде и определения окончания операции умножения.BRGMZH - the block of the multiplier register is used to store the multiplier when performing the operation of multiplication in binary code and determine the end of the operation of multiplication.

БСУМ - блок суммирования служит для выполнения операции сложения частичных произведений.BSUM - block summation is used to perform the operation of addition of partial works.

БДШ - блок дешифратора служит для анализа двух разрядов множителя.BDSH - the decoder block is used to analyze two bits of the multiplier.

БХР - блок хранения результата служит для хранения произведения.BHR - the result storage unit is used to store the work.

БУ - блок управления служит для управления устройством.BU - the control unit is used to control the device.

На фиг.1 изображена структурная схема ускоренного умножителя на нейронах.Figure 1 shows a structural diagram of an accelerated multiplier on neurons.

На фиг.2 представлен вариант технической реализации блока ввода данных.Figure 2 presents a variant of the technical implementation of the data input unit.

На фиг.3 представлен вариант технической реализации блока регистра множимого первого и второго разрядов множимого.Figure 3 presents a variant of the technical implementation of the register block of the multiplicable first and second digits of the multiplicable.

На фиг.4 представлен вариант технической реализации блока регистра множимого с третьего по n разряды множимого.Figure 4 presents a variant of the technical implementation of the register block of the multiplicable from the third to n digits of the multiplicand.

На фиг.5 представлен вариант технической реализации блока суммирования.Figure 5 presents a variant of the technical implementation of the summation block.

На фиг.6 изображена принципиальная схема одноразрядного сумматора на нейронах.Figure 6 shows a schematic diagram of a single-bit adder on neurons.

На фиг.7 представлен вариант технической реализации блока регистра множителя и схемы определения нулевого значения двоичного кода множителя.Figure 7 presents a variant of the technical implementation of the register block of the multiplier and the scheme for determining the zero value of the binary code of the multiplier.

На фиг.8 представлен вариант технической реализации блока дешифратора, выполняющего функцию декодирования разрядов множителя и функциональной схемы электронного ключа.On Fig presents a variant of the technical implementation of the decoder unit, which performs the function of decoding the bits of the multiplier and the functional circuit of the electronic key.

На фиг.9 представлен вариант технической реализации блока хранения результата.Figure 9 presents a variant of the technical implementation of the storage unit of the result.

На фиг.10 содержательная граф-схема алгоритма работы блока управления ускоренного умножителя на нейронах.Figure 10 is a meaningful graph diagram of the algorithm of the control unit of the accelerated multiplier for neurons.

На фиг.11 - размеченная граф-схема алгоритма ГСА работы ускоренного умножителя на нейронах.Figure 11 is a labeled graph diagram of the GAW algorithm of the operation of the accelerated multiplier on neurons.

Ускоренный умножитель на нейронах (фиг.1) содержит: блок ввода данных 1, блок регистра множимого 2, блок регистра множителя 4, блок суммирования 3, блок дешифратора 5, блок хранения результата 6, блок управления 7, пороговые элементы, нейроны.An accelerated multiplier on neurons (Fig. 1) contains: a data input unit 1, a register register of a multiplier 2, a register register of a multiplier 4, an accumulation unit 3, a decoder unit 5, a result storage unit 6, a control unit 7, threshold elements, neurons.

Для описания алгоритма работы блока 7 управления используются следующие идентификаторы.To describe the operation algorithm of control unit 7, the following identifiers are used.

СБРОС - сигнал сброса (обнуления) всех элементов памяти устройства.RESET - reset signal (reset) of all elements of the device memory.

ПУСК - сигнал начало работы ускоренного умножителя.START - signal the beginning of the accelerated multiplier.

СЗЧ - суммирование по модулю два знаковых разрядов двоичных чисел.SZCh - modulo summation of two signed digits of binary numbers.

ВХЧ - входные числа, двоичный код входных операндов.VHCh - input numbers, binary code of input operands.

УПР - информационный сигнал, состоящий из управляющих сигналов:UPR - information signal, consisting of control signals:

сброса в нулевое состояние, сигнал синхронизации, сигнал разрешения записи информации в триггера блока регистра множителя.reset to zero state, synchronization signal, permission signal to write information to the trigger of the register block of the multiplier.

СДП - сигнал сдвига вправо двоичного кода блока регистра множителя.SDP - shift signal to the right of the binary code of the register block of the multiplier.

АН0 - сигнал анализа на нулевое состояние двоичного кода блока регистра множителя.AN0 is the analysis signal for the zero state of the binary code of the block of the register of the multiplier.

ПРРМЖ - предпоследний двоичный разряд множителя.PRRMZH - penultimate binary digit of the multiplier.

ПРМЖ - последний двоичный разряд множителя.PRMZH - the last binary digit of the multiplier.

F1 - первый управляющий выход блока дешифратора устройства.F1 is the first control output of the device decoder block.

F2 - второй управляющий выход блока дешифратора устройства.F2 is the second control output of the device decoder block.

F3 - третий управляющий выход блока дешифратора устройства.F3 is the third control output of the device decoder block.

F4 - четвертый управляющий выход блока дешифратора устройства.F4 is the fourth control output of the device decoder block.

СУП - информационный сигнал управления, состоящий из управляющих сигналов: установки в нулевое состояние, сигнал синхронизации, сигнал разрешения записи информации в триггера блока регистра множимого.SOUP is a control information signal consisting of control signals: setting to zero, synchronization signal, information recording permission signal in a trigger of a multiply register register block.

УП1 - управляющий сигнал первый, формирующий режим работы регистра блока регистра множимого.UP1 - the control signal is the first, forming the operating mode of the register block of the register of the multiplicable.

УП2 - управляющий сигнал второй, формирующий режим работы регистра блока регистра множимого.UP2 - control signal of the second, forming the mode of operation of the register block of the register of multiplicable.

УП3 - управляющий сигнал третий, формирующий режим работы регистра блока регистра множимого.UP3 - the control signal is the third, forming the mode of operation of the register block of the register of multiplicable.

УП4 - управляющий сигнал четвертый, формирующий режим работы регистра блока регистра множимого.UP4 - the fourth control signal, forming the mode of operation of the register block of the register of multiplicable.

СДЛ - сигнал сдвига влево регистра блока регистра двоичного кода множимого.SDL - left shift signal of the register block of the binary code register of the multiplicand.

АНН - сигнал анализа на нулевое состояние двоичного кода множимого.ANN - signal analysis for the zero state of the binary code of the multiplicand.

ДР1, ДР2, ..., ДРn - двоичные разряды множимого, поступающие на вход блока суммирования.DR1, DR2, ..., DRn are the binary digits of the multiplicand received at the input of the summation block.

ДЗР1, ДЗР2, ..., ДЗРn - двоичные разряды множимого, поступающие на вход блока суммирования.ДЗР1, ДЗР2, ..., ДЗРn are the binary digits of the multiplicand received at the input of the summation block.

ЧАПРО - информационный сигнал частных произведений множимого.CHAPRO - an information signal of private works of the multiplicable.

НИН - информационный сигнал, равный нулевому значению 00...0.NIN - information signal equal to zero value 00 ... 0.

ЗНП - знаковый разряд произведения, поступающий на вход ОЗУ блока хранения результата.ZNP - a significant bit of the product received at the input of RAM unit storage result.

УПЭК - управляющий сигнал, поступающий на вход электронного ключа.UPEC - a control signal received at the input of an electronic key.

ГИ - генераторные импульсы, поступающие на вход двоичного счетчика СЧСТ блока хранения результата.GI - generator pulses arriving at the input of the binary counter SCHST of the result storage unit.

ТИ - тактовые импульсы, поступающие на вход двоичного счетчика СЧСТР блока хранения результата.TI - clock pulses received at the input of the binary counter SCCHSTR block storage result.

ОБ - сигнал обнуления двоичного счетчика СЧСТ блока хранения результата.ABOUT - signal zeroing the binary counter SCHST block storage result.

УС - сигнал обнуления двоичного счетчика СЧСТР блока хранения результата.US - signal zeroing the binary counter SCSTR block storage result.

ВК - сигнал выбора кристалла ОЗУ блока хранения результата.VK - a signal for selecting a RAM chip of the result storage unit.

Сч/Зп - сигнал разрешения режима чтения/записи данных в ОЗУ блока хранения результата.MF / RF - a signal for enabling the read / write data mode in RAM of the result storage unit.

ПРО - окончательный результат, произведение чисел.PRO - the final result, the product of numbers.

ЗРМН - знаковый разряд множимого.ZRMN - a significant digit of the multiplied.

ЗРМЖ - знаковый разряд множителя.ZRMZH - sign digit of the multiplier.

МН1, МН2, МН3, МН4, ..., MHn - двоичные разряды множимого.MH1, MH2, MH3, MH4, ..., MHn are binary bits of the multiplicable.

S1, S2, S3, ..., Sk - выходные двоичные разряды сумматоров.S1, S2, S3, ..., Sk are the output binary digits of the adders.

ПРН - двоичный разряд переноса при суммировании старших разрядов чисел.PRN is a binary carry bit when summing the most significant bits of numbers.

Si - двоичный разряд суммы входных чисел.Si is the binary digit of the sum of the input numbers.

Pi+1 - двоичный разряд переноса при суммировании двоичных разрядов чисел.Pi + 1 - binary carry bit when summing binary bits of numbers.

РЕЗ - окончательный результат произведения двоичных чисел, поступающий на вход ОЗУ блока хранения результата.RES - the final result of the product of binary numbers, fed to the RAM input of the result storage unit.

АДСТ - адреса столбцов ОЗУ блока хранения результата.ADST - addresses of the RAM columns of the result storage unit.

АДСТР - адреса строк ОЗУ блока хранения результата.ADSTR - addresses of the RAM lines of the result storage block.

ВЫХ - выходные данные ОЗУ блока хранения результата.EXIT - the output of the RAM of the result storage unit.

Работа алгоритма управления устройства.The operation of the device control algorithm.

Содержательная граф-схема алгоритма управления приведена на фиг.10 и отражает работу блока 7 управления (фиг.1).A meaningful graph diagram of the control algorithm is shown in figure 10 and reflects the operation of the control unit 7 (figure 1).

Блок 1 является начальным блоком алгоритма.Block 1 is the initial block of the algorithm.

По команде "СБРОС=1" (блок 2) и сигналу "ПУСК" (блок 3) происходит установка в нуль всех элементов памяти устройства.By the command "RESET = 1" (block 2) and the signal "START" (block 3), all the memory elements of the device are set to zero.

В блоке 4 алгоритма по команде БРгМН:=МН в регистрблока регистра множимого записывается двоичный код множимого МН для выполнения операции умножения чисел. По команде БРгМЖ:=МЖ в регистрблока регистра множителя записывается множитель в двоичном коде.In block 4 of the algorithm, by the command BRgMN: = MN, the binary code of the multiplicable MN is recorded in the register block of the multiplicand register to perform the operation of multiplying numbers. At the command BRGMZH: = MF in the register block of the register of the multiplier, the multiplier is written in binary code.

В блоке 5 анализируется признак равенства нулевому значению двоичного кода регистра блока регистра множимого БРгМН=0. Если в регистре блока регистра записана нулевая информация - выход блока ДА, то осуществляется переход на блок 25 алгоритма. Если в регистре ненулевая информация - выход блока НЕТ, то осуществляется переход на блок 6 алгоритма.In block 5, the sign of equality to the zero value of the binary code of the register register block of the register of the multiplicable BRgMN = 0 is analyzed. If zero information is recorded in the register block register — the output of the YES block, then the transition to block 25 of the algorithm is performed. If the register has non-zero information - the output of the NO block, then the transition to block 6 of the algorithm is performed.

В блоке 6 анализируется признак равенства нулевому значению двоичного кода регистра блока регистра множителя БРгМЖ=0. Если в регистре блока регистра определена нулевая информация - выход блока ДА, то осуществляется переход на блок 26 алгоритма. Если в регистре ненулевая информация - выход блока НЕТ, то осуществляется переход на блок 7 алгоритма.In block 6, the sign of equality to the zero value of the binary code of the register register of the register block of the multiplier BRGMZH = 0 is analyzed. If zero information is defined in the register of the register block — the output of the YES block, then the transition to block 26 of the algorithm is performed. If the register has non-zero information - the output of the NO block, then the transition to block 7 of the algorithm is performed.

В блоке 7 алгоритма по команде БДШ:=ПРРМЖ блок дешифратора принимает значение предпоследнего ПРР разряда множителя МЖ в регистре блока регистра множителя. По команде БДШ:=ПРМЖ на вход блока дешифратора умножителя поступает последний ПР двоичный разряд множителя МЖ регистра блока регистра множителя (фиг.1, 8). В блоке дешифратора БДТТТ устройства анализируются два последних, младших двоичных разряда множителя. Операция умножения чисел выполняется с анализа двух младших разрядов множителя. В зависимости от двоичной комбинации этих разрядов 00, 01, 10, 11, блок управления ускоренным умножителем генерирует управляющие сигналы, поступающие на вход регистра блока регистра множимого. Затем блок управления устройством формирует сигнал сдвига вправо на два разряда двоичного кода множителя. Процесс анализа последних двух разрядов множителя и сдвига на два разряда вправо заканчивается тогда, когда в регистре блока регистра множителя не будут определены только нулевые значения двоичного кода множителя.In block 7 of the algorithm, by the BDSH command: = PRRMZh, the decoder unit takes the value of the penultimate PRR of the MF multiplier discharge in the register of the multiplier register block. At the command of the BDSH: = PRMZH, the last PR binary digit of the multiplier of the MF register of the block of the register of the multiplier arrives at the input of the multiplier decoder block (Figs. 1, 8). In the device decoder block BDTTT, the last two least significant bits of the multiplier are analyzed. The operation of multiplying numbers is performed by analyzing the two least significant bits of the multiplier. Depending on the binary combination of these bits 00, 01, 10, 11, the accelerated multiplier control unit generates control signals received at the input of the register block of the multiplicand register. Then, the device control unit generates a shift signal to the right by two bits of the binary code of the multiplier. The process of analyzing the last two bits of the multiplier and shifting by two bits to the right ends when only zero values of the binary code of the multiplier are not determined in the register of the block of the multiplier register.

В блоке 8 алгоритма анализируется комбинация двух последних разрядов множителя. Это состояние равное 00. Если значение двоичных разрядов множителя отличается от этой комбинации - выход НЕТ блока, то осуществляется переход на блок 12 алгоритма. Если два последних разряда множителя равны значению 00 - выход ДА блока, то осуществляется переход на блок 9 алгоритма.In block 8 of the algorithm, the combination of the last two digits of the multiplier is analyzed. This state is equal to 00. If the value of the binary digits of the multiplier differs from this combination - the output is NO block, then the transition to block 12 of the algorithm. If the last two digits of the multiplier are equal to 00 - the output of the YES block, then the transition to block 9 of the algorithm is performed.

В блоках 9, 10, 11 алгоритма выполняется операция сдвига множимого на два разряда влево, если определена двоичная комбинация 00 в двух последних разрядах регистра множителя.In blocks 9, 10, 11 of the algorithm, the operation of shifting the multiplicable by two digits to the left is performed if the binary combination 00 in the last two digits of the register of the multiplier is determined.

В блоке 9 алгоритма по командам УП1:=1 и УП2:=0 из блока 7 управления в регистре блока регистра множимого осуществляется сдвиг двоичного кода множимого на два разряда влево. Эти управляющие сигналы будут сформированы после дешифрации разрядов множителя.In block 9 of the algorithm according to the commands UP1: = 1 and UP2: = 0 from the control unit 7, in the register of the block of the register of the multiplicable, the binary code of the multiplicate is shifted by two digits to the left. These control signals will be generated after decoding the bits of the multiplier.

В блоке 10 алгоритма по команде БРгМН:=СДЛ на вход регистра блока регистра множимого подается сигнал сдвига влево. В результате выполнения этой операции двоичный код множимого в регистре сдвигается влево на два разряда.In block 10 of the algorithm, at the command BRGMN: = SDL, a left shift signal is input to the register register block of the multiplicand register. As a result of this operation, the binary code of the multiplicand in the register is shifted to the left by two digits.

В блоке 11 алгоритма по команде Tpi+2:=Tpi каждый i+2-й триггер регистра блока регистра множимого принимает значение i-го триггера регистра этого блока. В результате этой операции выполняется сдвиг двоичного кода множимого влево на два разряда. С выхода этого блока осуществляется переход на блок 26 алгоритма.In block 11 of the algorithm, with the command Tpi + 2: = Tpi, each i + 2nd trigger of the register register block of the multiplicable register takes the value of the i-th trigger of the register of this block. As a result of this operation, the binary code of the multiplicable left is shifted by two bits. From the output of this block, a transition to block 26 of the algorithm is performed.

В блоке 12 алгоритма анализируется комбинация двух последних разрядов множителя. Это состояние равное 01. Если значение двоичных разрядов множителя отличается от этой комбинации - выход НЕТ блока, то осуществляется переход на блок 17 алгоритма. Если два последних разряда множителя равны двоичному набору 01 - выход ДА блока, то осуществляется переход на блок 13 алгоритма.In block 12 of the algorithm, the combination of the last two digits of the multiplier is analyzed. This state is equal to 01. If the value of the binary bits of the multiplier differs from this combination - the output is NO block, then the transition to block 17 of the algorithm. If the last two digits of the multiplier are equal to binary set 01 - the output of the YES block, then the transition to block 13 of the algorithm is performed.

В блоках 13, 14, 15, 16 алгоритма выполняется операция сложения частичного произведения блока суммирования и множимого, а также осуществляется сдвиг влево на один разряд регистра множимого, если определена двоичная комбинация 01 в двух последних разрядах множителя.In blocks 13, 14, 15, 16 of the algorithm, the operation of adding the partial product of the summing block and the multiplicand is performed, and a left shift by one bit of the register of the multiplier is performed if binary combination 01 in the last two digits of the multiplier is determined.

В блоке 13 алгоритма по командам УП3:=1 и УП2:=0 из блока 7 управления на вход регистра блока регистра множимого подаются управляющие сигналы УП3 и УП2. Эти сигналы формируют операции суммирования в блоке суммирования и сдвига влево на один разряд множимого. При управляющем сигнале УПЗ, равном единице, данные регистра множимого поступают на вход блока суммирования, где выполняется операция суммирования ранее полученной суммы и двоичного кода множимого. При управляющем сигнале УП2, равном нулевому значению, происходит блокирование передачи с i-го триггера регистра множимого на вход i+1-го триггера, при этом не происходит операция сдвига регистра множимого влево на один разряд (фиг.3, 4).In block 13 of the algorithm according to the commands UP3: = 1 and UP2: = 0 from the control unit 7, control signals UP3 and UP2 are sent to the input of the register block of the multiplicable register. These signals form the operations of summation in the block of summation and shift to the left by one digit of the multiplicable. When the control signal UPZ is equal to one, the data of the register of the multiplicand is input to the summing unit, where the operation of summing the previously received sum and the binary code of the multiplicative is performed. When the control signal UP2 equal to zero, the transmission is blocked from the i-th trigger of the register of the multiplicand to the input of the i + 1-th trigger, while the operation does not shift the register of the multiplicative left by one bit (Figs. 3, 4).

В блоке 14 алгоритма по команде БСУМ:=БРгМН блок суммирования принимает значение двоичного кода регистра блока регистра множимого. Эта операция, которая позволяет подать значение регистра множимого на вход сумматора, для получения очередного частичного произведения.In block 14 of the algorithm at the command BSUM: = BRGMN, the summing unit takes the value of the binary code of the register block of the register of the multiplicable. This operation, which allows you to submit the value of the register of the multiplicand to the input of the adder, to obtain the next partial product.

В блоке 15 алгоритма по командам УП3:=0 и УП2:=1 из блока 7 управления на вход регистра блока регистра множимого подаются управляющие сигналы УПЗ и УП2. При управляющем сигнале УПЗ равного нулевому значению, данные регистра множимого не поступают на вход блока суммирования, т.е блокируются. При управляющем сигнале УП2, равном единице, происходит передача с i-го триггера регистра множимого на вход i+1-го триггера, при этом выполняется операция сдвига регистра множимого влево на один разряд (фиг.3, 4).In block 15 of the algorithm according to the commands UP3: = 0 and UP2: = 1 from the control unit 7, the control signals UPZ and UP2 are sent to the input of the register block of the multiplicable register. When the control signal UPZ is equal to zero, the data of the register of the multiplicative does not go to the input of the summation block, i.e., it is blocked. When the control signal UP2 equal to one, there is a transfer from the i-th trigger of the register of the multiplicand to the input of the i + 1-th trigger, while the operation of shifting the register of the multiplicative to the left by one bit is performed (Figs. 3, 4).

В блоке 16 алгоритма по команде Tpi+1:=Tpi каждый i+1-й триггер регистра блока регистра множимого принимает значение i-го триггера регистра этого блока. В результате этой операции выполняется сдвиг двоичного кода множимого влево на один разряда. С выхода этого блока осуществляется переход на блок 26 алгоритма.In block 16 of the algorithm, with the command Tpi + 1: = Tpi, each i + 1st trigger of the register register block of the multiplicable register takes the value of the i-th trigger of the register of this block. As a result of this operation, the binary code of the multiplicable left is shifted by one bit. From the output of this block, a transition to block 26 of the algorithm is performed.

В блоке 17 алгоритма анализируется комбинация двух последних разрядов множителя. Это состояние, равное 10. Если значение двоичных разрядов множителя отличается от этой комбинации - выход НЕТ блока, то осуществляется переход на блок 22 алгоритма. Если два последних разряда множителя равны двоичному набору 10 - выход ДА блока, то осуществляется переход на блок 18 алгоритма.In block 17 of the algorithm, the combination of the last two digits of the multiplier is analyzed. This state is 10. If the value of the binary digits of the multiplier differs from this combination - the output is NO block, then the transition to block 22 of the algorithm. If the last two digits of the factor are equal to the binary set 10 — the output of the YES block, then the transition to block 18 of the algorithm is performed.

В блоках 18, 19, 20, 21 алгоритма выполняется операция сдвига влево на один разряд регистра множимого и сложения частичного произведения блока суммирования и преобразованного множимого, если определена двоичная комбинация 10 в двух последних разрядах множителя.In blocks 18, 19, 20, 21 of the algorithm, the operation of shifting left by one bit of the register of the multiplicative and adding the partial product of the summation block and the converted multiplicative is performed if a binary combination of 10 in the last two digits of the multiplier is determined.

В блоке 18 алгоритма по командам УП2:=1 и УП3:=0 из блока 7 управления на вход регистра блока регистра множимого подаются управляющие сигналы УП2 и УП3. Эти сигналы формируют операции сдвига влево на один разряд множимого и сложение в блоке суммирования частичного произведения и преобразованного множимого. При управляющем сигнале УП2, равном единичному значению, происходит передача с i-го триггера регистра множимого на вход i+1-го триггера, при этом происходит операция сдвига регистра множимого влево на один разряд. При управляющем сигнале УП3, равном нулю, данные регистра множимого не поступают на вход блока суммирования, в этом случае происходит блокировка передачи данных (фиг.3, 4). Состояния управляющих сигналов УП2:=1 и УП3:=0 соответствуют операции сдвига множимого влево на один разряд.In block 18 of the algorithm according to the commands UP2: = 1 and UP3: = 0 from the control unit 7, control signals UP2 and UP3 are sent to the input of the register block of the multiplicable register. These signals form the left shift operations by one digit of the multiplicand and the addition in the summing unit of the partial product and the converted multiplicand. When the control signal UP2, equal to a single value, the transfer of the i-th trigger of the register of the multiplicable to the input of the i + 1-th trigger takes place from the i-th trigger, while the operation of shifting the register of the multiplicative to the left by one bit occurs. When the control signal UP3 equal to zero, the data of the register of the multiplicative does not go to the input of the summing block, in this case, the data transfer is blocked (Figs. 3, 4). The states of the control signals UP2: = 1 and UP3: = 0 correspond to the operation of shifting the multiplicable left by one bit.

В блоке 19 алгоритма по команде Tpi+1:=Tpi каждый i+1-й триггер регистра блока регистра множимого принимает значение i-го триггера регистра этого блока. В результате этой операции выполняется сдвиг двоичного кода множимого влево на один разряда.In block 19 of the algorithm, with the command Tpi + 1: = Tpi, each i + 1st trigger of the register register block of the multiplicable register takes the value of the i-th trigger of the register of this block. As a result of this operation, the binary code of the multiplicable left is shifted by one bit.

В блоке 20 алгоритма по командам УП2:=0 и УП3:=1 из блока 7 управления на вход регистра блока регистра множимого подаются управляющие сигналы УП2 и УП3. При управляющем сигнале УП2, равном нулю, не происходит передача с i-го триггера регистра множимого на вход i+1-го триггера, при этом не выполняется операция сдвига регистра множимого влево на один разряд. При управляющем сигнале УП3, равном единичному значению, данные регистра множимого поступают на вход блока суммирования, где вычисляется очередное частичное произведение (фиг.3, 4).In block 20 of the algorithm according to the commands UP2: = 0 and UP3: = 1 from the control unit 7, control signals UP2 and UP3 are sent to the input of the register block of the multiplicable register. With the control signal UP2 equal to zero, there is no transfer from the i-th trigger of the register of the multiplicand to the input of the i + 1-th trigger, and the operation of shifting the register of the multiplicative to the left by one bit is not performed. When the control signal UP3 is equal to a single value, the data of the register of the multiplicand is fed to the input of the summation block, where the next partial product is calculated (Figs. 3, 4).

В блоке 21 алгоритма по команде БСУМ:=БРгМН блок суммирования принимает значение двоичного кода регистра блока регистра множимого. Эта операция, которая позволяет подать значение регистра множимого на вход блока суммирования, для получения очередного частичного произведения. С выхода этого блока осуществляется переход на блок 26 алгоритма.In block 21 of the algorithm at the command BSUM: = BRGMN, the summing unit takes the value of the binary code of the register register block of the multiplicable register. This operation, which allows you to submit the value of the register of the multiplicand to the input of the summation block, to obtain the next partial product. From the output of this block, a transition to block 26 of the algorithm is performed.

В блоке 22 алгоритма по командам УП4:=1 и УП3:=0 из блока 7 управления на вход регистра блока регистра множимого подаются управляющие сигналы УП4 и УП3. Эти сигналы формируют подачу ДЗР i-х двоичных разрядов множимого на вход i+1-й схемы ИЛИ блока суммирования. При этом выполняется операция сдвига влево на один разряд множимого, а затем сложение в блоке суммирования преобразованного множимого и частичного произведения. При комбинации двоичных последних разрядов множителя - 11 необходимо выполнить операции: суммирования очередного частичного произведения и множимого, сдвига множимого влево на один разряд, затем суммирования полученного частичного произведения и преобразованного множимого.In block 22 of the algorithm, according to the commands UP4: = 1 and UP3: = 0 from the control unit 7, control signals UP4 and UP3 are sent to the input of the register block of the multiplicable register. These signals form the supply of DZR of i-x bits of the multiplicand to the input of i + 1-st circuit OR summing unit. In this case, the shift operation to the left by one digit of the multiplicand is performed, and then the summed transform of the multiplicative and partial product is added to the summation block. When combining the last binary digits of the factor - 11, it is necessary to perform the following operations: summing the next partial product and the multiplicative, shifting the multiplicative to the left by one digit, then summing the resulting partial product and the converted multiplicative.

В блоке 23 алгоритма по команде БСУМ:=БРгМН блок суммирования принимает значение двоичного кода регистра блока регистра множимого. После выполнения этой операции формируется очередное частичное произведение в блоке суммирования.In block 23 of the algorithm at the command BSUM: = BRGMN, the summing unit takes the value of the binary code of the register block of the register of the multiplicable. After this operation is completed, the next partial product is formed in the summation block.

В блоке 24 алгоритма по командам УП3:=1 и УП4:=0 из блока 7 управления на вход регистра блока регистра множимого подаются управляющие сигналы УП3 и УП4. Эти сигналы формируют операцию суммирование двоичных ДРi разрядов множимого и полученного частичного произведения.In block 24 of the algorithm according to the commands UP3: = 1 and UP4: = 0 from the control unit 7, control signals UP3 and UP4 are sent to the input of the register block of the multiplicable register. These signals form the operation of summing the binary DR bits of the multiplicable and the resulting partial product.

В блоке 25 алгоритма по команде БСУМ:=БРгМН блок суммирования принимает значение двоичного кода регистра блока регистра множимого. После выполнения этой операции формируется очередное частичное произведение в блоке суммирования. С выхода этого блока осуществляется переход на блок 26 алгоритма.In block 25 of the algorithm at the command BSUM: = BRGMN, the summing unit takes the value of the binary code of the register block of the register of the multiplicable. After this operation is completed, the next partial product is formed in the summation block. From the output of this block, a transition to block 26 of the algorithm is performed.

В блоке 26 по команде БРгМЖ:=СДП происходит подача из блока 7 управления сигнала сдвига вправо СДП множителя на два разряда. На вход регистра блока регистра множителя подается управляющий сигнал сдвига. Соединение триггеров в блоке регистра множителя позволяет за один сигнал сдвига вправо осуществить сдвиг двоичных разрядов множителя на два разряда вправо. Выход Tpm-го триггера поступает на вход Tpm-2-го триггера (фиг.7).In block 26 at the command BRGMZH: = SDP, the signal from the control unit 7 of the shift signal to the right SDP multiplier by two digits. A shift control signal is applied to the input of the register of the block of the multiplier. The connection of the triggers in the block of the multiplier register allows for a single shift signal to the right to carry out the shift of the binary bits of the multiplier by two bits to the right. The output of the Tpm-trigger arrives at the input of the Tpm-2nd trigger (Fig. 7).

В блоке 27 по команде БХР:=НИН выполняется операция записи нулевой информации 0...00 в блок хранения результата, в случае если регистр блока регистра множителя равен нулевому значению.In block 27, by the command BHR: = NIN, the operation of writing zero information 0 ... 00 to the result storage block is performed if the register of the block of the register of the multiplier is equal to zero.

В блоке 28 алгоритма по команде БХР:=БСУМ в блок хранения результата записывается значение блока суммирования. В оперативное запоминающее устройство блока хранения результата будет записано произведение двоичных чисел по сформированным двоичными счетчиками адресам (фиг.9).In block 28 of the algorithm, by the command BHR: = BSUM, the value of the summation block is written to the result storage block. The product of binary numbers at the addresses generated by the binary counters will be recorded in the random access memory of the result storage unit (Fig. 9).

Блок 29 является конечным блоком алгоритма.Block 29 is the final block of the algorithm.

Работа умножителя на нейронах заключается в следующем.The work of the multiplier on neurons is as follows.

Внешние управляющие сигналы "Пуск" и "Сброс" поступают в блок 7 управления.External control signals "Start" and "Reset" are received in the control unit 7.

Блок 1 ввода данных БВД содержит шифратор (обычная стандартная клавиатура) ШФ DD8, сумматор по модулю два DD9, выполненный не нейроне (фиг.2). С помощью этого блока двоичные числа вводятся в блоки регистров множимого и множителя. С выхода шифратора формируется двоичный код множимого и множителя со своими знаками: МН, МЖ, ЗРМН, ЗРМЖ. Знаковые разряды с выхода шифратора поступают на вход сумматора по модулю два. Сигнал СЗЧ суммирование знаковых чисел формируется на выходе элемента DD9. Сумматор по модулю два реализован на формальном нейроне ФН [1, 2]. Выходной сигнал вычисляется по формуле (I):Block 1 data input BVD contains the encoder (conventional standard keyboard) DF DD8, adder modulo two DD9, made not a neuron (figure 2). Using this block, binary numbers are entered into the blocks of the registers of the multiplier and multiplier. From the output of the encoder, a binary code of the multiplier and the multiplier is formed with its own signs: MN, MF, ZRMN, ZRMZH. Sign bits from the output of the encoder are fed to the input of the adder modulo two. The signal SZCH summation of signed numbers is formed at the output of the element DD9. The adder modulo two is implemented on the formal neuron of the FN [1, 2]. The output signal is calculated by the formula (I):

Figure 00000002
Figure 00000002

Figure 00000003
Figure 00000003

где w1, w2, w3 - коэффициенты усиления, а Т - пороговое напряжение.where w1, w2, w3 are the gains, and T is the threshold voltage.

Выходными сигналами блока 1 ввода данных являются двоичные коды множимого МН и множителя МЖ, а также сумма по модулю два знаковых разрядов СЗЧ.The output signals of the data input unit 1 are the binary codes of the multiplicable MN and the MF multiplier, as well as the sum modulo two significant bits of the SZCH.

Блок 2 регистра множимого БРгМН представляет собой набор D-триггеров DD10, DD12, DD20, DD22, DD24, логическую схему 2И-2ИЛИ DD13, логических схем 2И-3ИЛИ DD11, DD21, DD23, DD25, схем И, выполненных на пороговых элементах DD15, DD16, DD17, DD18, DD19, DD26, DD27, DD28, DD29, DD30, DD31, схему ИЛИ, выполненную на пороговом элементе DD14 (фиг.3, 4). Этот блок регистра предназначен для хранения разрядов множимого, а также для организации операций сдвига: на один разряд влево, на два разряда влево, выдачу разрядов множимого на вход блока сумматора. Выходная информация D-триггера Tpi является входной для следующего D-триггера Tpi+1 при сдвиге на один разряд влево, тем самым организован сдвиг информации влево на один разряд. При сдвиге на два разряда влево выходная информация D-триггера Tpi является входной для D-триггера Tpi+2. Информационный сигнал управления СУП из блока 7 управления поступает на вход блока 2 регистра множимого. Сигнал СУП состоит из управляющих сигналов: УС0 установка в нуль триггеров регистра, СИН сигнал синхронизации элементов памяти, ЗАП сигнал записи информации в триггера регистра. Сигнал УС0 установки в нуль триггеров поступает параллельно на все входы R обнуления триггеров регистра. Сигнал СИН синхронизации поступает параллельно на синхронизирующие входы С всех триггеров регистра. Сигнал записи ЗАП поступает на управляющие входы схем 2И-2ИЛИ DD13 и 2И-3ИЛИ DD11, DD21, DD23, DD25. Сигнал ЗАП записи осуществляет операцию загрузки двоичного кода МН1, МН2, ..., MHn множимого в D-триггера блока 2 регистра множимого (фиг.1, 3, 4). Перед загрузкой множимого в регистр блока все D-триггера будут установлены в нулевое состояние сигналом УС0 установки в нуль. По приходу сигнала записи ЗАП на управляющие входы секций схем И, двоичный код МН1, МН2, ..., MHn множимого будет записан в D-триггера блока 2 регистра множимого. На входы секций схем И блока 2 регистра множимого двоичные разряды МН1, МН2, ..., MHn множимого поступают из блока 1 ввода данных. Младший разряд записывается в D-триггер Тр1, старшие разряды в D-триггера Tpi+1 регистра блока 2 множимого (фиг.3, 4). Схема ИЛИ DD14 анализирует значение двоичного кода множимого. На входы схемы ИЛИ DD14 поступают разряды множимого. Выходным управляющим сигналом схемы ИЛИ DD14 является сигнал АНН - анализ нулевой информации множимого, поступающий на вход блока 7 управления. Если сигнал АНН равен нулю, то множимое равно нулю нулевому значению. В этом случае в блок 6 хранения результата записывается информационный сигнал НИН - нулевая информация, поступающий из блока 7 управления. Если управляющий сигнал АНН равен единице, то множимое не равно нулевому значению. В этом случае выполняется операция умножения, при условии, что множитель также не равен нулевому значению. После выполнения операции умножения произведение двоичных чисел записывается по сформированным адресам в оперативное запоминающее устройство блока 6 хранения результата. Входным управляющим сигналом блока 2 регистра множимого является сигнал сдвига влево СДЛ, поступающий на второй управляющий вход схемы И порогового элемента DD15 и второй управляющий вход первой секции (верхней на фигуре 3) схемы 2И-2ИЛИ элемента DD13. Сигнал сдвига влево СДЛ поступает с выхода блока 7 управления (фиг.1). При формировании операции сдвига влево информации регистра множимого на один разряд управляющий сигнал СДЛ принимает значение равного единице. Этот сигнал открывает схему И порогового элемента DD15 и первую секцию схемы 2И-2ИЛИ. На первый вход схемы И порогового элемента DD15 поступает сигнал, равный нулевому значению "0". Выход схемы И порогового элемента DD15 является первым входным сигналом первой секции схемы 2И-2ИЛИ элемента DD15 (фиг.3). При выполнении операции сдвига влево информации в регистре множимого на один разряд D-триггер Tpi+1 принимает значение D-триггера Tpi. Слева в младший разряд D-триггера Tp1 DD12 регистра множимого записывается значение нуль. Входные управляющие сигналы УП1, УШ, УПЗ, УП4, поступающие с выхода блока 7 управления, формируют режимы работы схем И, 2И-2ИЛИ, 2И-3ИЛИ. Управляющий сигнал УП1 поступает на вторые управляющие входы первых секций схем 2И-3ИЛИ элементов DD11, DD21, DD23, DD25 (фиг.3, 4). Если управляющий сигнал УП1 принимает значение единице при комбинации предпоследнего и последнего разрядов множителя, равных 00, то эти секции будут открыты. При этом выполняется операция сдвига двоичного кода множимого на два разряда влево, D-триггер Tpi+2 принимает значение D-триггера Tpi блока 2 регистра множимого. Ели сигнал УП1 равен нулю, то первые секции схем 2И-3ИЛИ будут закрыты, операция сдвига на два разряда влево множимого не будет осуществлена. Управляющий сигнал УП2 поступает на вторые управляющие входы вторых секций схем 2И-3ИЛИ элементов DD11, DD21, DD23, DD25 (фиг.3, 4). Информационными сигналами этих секций являются выходы D-триггеров. Информационные сигналы триггеров поступают на первые входы вторых секций схем 2И-3ИЛИ элементов DD11, DD21, DD23, DD25. Если управляющий сигнал УП2 принимает значение единице при комбинации предпоследнего и последнего разрядов множителя, равных 01, 10, 11, то эти секции будут открыты. При этом выполняется операция сдвига двоичного кода множимого на один разряд влево, D-триггер Tpi+1 принимает значение D-триггера Tpi блока 2 регистра множимого. Если сигнал УП2 равен нулю, то вторые секции схем 2И-3ИЛИ будут закрыты, операция сдвига на один разряд влево множимого не будет выполнена. Сигнал УПЗ является управляющим входом схем И элементов DD17 DD19, DD27, DD29, DD31. Эти элементы выполняют функцию электронных ключей. Информационными сигналами схем И являются выходы D-триггеров регистра. В случае равенства сигнала УПЗ единичному значению, электронные ключи элементов DD17 DD19, DD27, DD29, DD31 будут открыты. Значения D-триггеров регистра через открытые схемы И поступают на блок суммирования для выполнения операции сложения (фиг.3, 4, 5). Ели сигнал УПЗ равен нулю, то схем И будут закрыты, операция передачи разрядов множимого в блок суммирования не будет осуществлена. Управляющий сигнал УПЗ принимает значение единицы при комбинации предпоследнего и последнего разрядов множителя, равных 01, 10, 11. Сигнал УП4 является управляющим входом схем И элементов DD16 DD18, DD26, DD28, DD30. Эти элементы работают как электронные ключи. Информационными сигналами схем И являются выходы D-триггеров регистра. В случае равенства сигнала УП4 единице, электронные ключи элементов DD16 DD18, DD26, DD28, DD30 будут открыты. Значения D-триггеров регистра через открытые схемы И поступают на блок суммирования для выполнения операции сложения (фиг.3, 4, 5). Ели сигнал УП4 равен нулю, то схем И будут закрыты, операция передачи разрядов множимого в блок суммирования не будет выполнена. Управляющий сигнал УП4 принимает значение единицы при комбинации предпоследнего и последнего разрядов множителя, равных 01, 10, 11. Выходные сигналы блока 2 регистра множимого ДР1 схемы И элемента DD19, ДР31 схемы И элемента DD18, ДР2 схемы И элемента DD17, ДР32 схемы И элемента DD16, ДР3 схемы И элемента DD31, ДР33 схемы И элемента DD30, ДР4 схемы И элемента DD29, ДР34 схемы И элемента DD28, ..., ДРn схемы И элемента DD27, ДР3n схемы И элемента DD26 - двоичные разряды D-триггеров блока поступают на схемы ИЛИ блока суммирования (фиг.3, 4, 5).Block 2 of the register of the multiplied BRGMN is a set of D-flip-flops DD10, DD12, DD20, DD22, DD24, logic circuit 2I-2OR DD13, logic circuits 2I-3OR DD11, DD21, DD23, DD25, circuits AND, performed on threshold elements DD15, DD16, DD17, DD18, DD19, DD26, DD27, DD28, DD29, DD30, DD31, OR circuit, performed on the threshold element DD14 (Fig.3, 4). This register block is designed to store bits of the multiplicand, as well as to organize shift operations: one bit to the left, two bits to the left, the issuance of bits of the multiplicable to the input of the adder block. The output of the D-flip-flop Tpi is the input for the next D-flip-flop Tpi + 1 when shifted by one bit to the left, thereby organizing the shift of information to the left by one bit. When shifted by two digits to the left, the output of the D-trigger Tpi is the input for the D-trigger Tpi + 2. The control information signal control from the control unit 7 is fed to the input of block 2 of the register of the multiplicand. The SOUP signal consists of control signals: US0 setting register triggers to zero, SYN memory element synchronization signal, ZAP signal to record information in the register trigger. The signal US0 set to zero triggers is supplied in parallel to all inputs R of zeroing the triggers of the register. The sync sync signal arrives in parallel to the sync inputs from all the triggers of the register. The recording signal ZAP is fed to the control inputs of the circuits 2I-2OR DD13 and 2I-3OR DD11, DD21, DD23, DD25. Signal ZAP recording performs the download operation of the binary code MH1, MH2, ..., MHn of the multiplicand in the D-trigger of block 2 of the register of the multiplicand (Figs. 1, 3, 4). Before loading the block multiplicable into the register, all D-flip-flops will be set to zero by signal US0 setting to zero. Upon the arrival of the recording signal of the ZAP to the control inputs of the sections of circuits AND, the binary code MH1, MH2, ..., MHn of the multiplicand will be recorded in the D-trigger of block 2 of the multiplicand register. The binary bits MH1, MH2, ..., MHn of the multiplier arrive at the inputs of the sections of circuits And block 2 of the register of the multiplicand from the data input block 1. The least significant bit is recorded in the D-flip-flop Tr1, the highest-order bits in the D-flip-flop Tpi + 1 register block 2 multiplicative (Fig.3, 4). Scheme OR DD14 analyzes the value of the binary code of the multiplicand. The inputs of the OR OR DD14 circuit receive bits of the multiplicable. The output control signal of the OR OR DD14 circuit is the ANN signal - analysis of zero information of the multiplicand received at the input of the control unit 7. If the ANN signal is equal to zero, then the multiplicand is equal to zero to zero. In this case, the information signal NIN is recorded in the result storage unit 6 — zero information coming from the control unit 7. If the ANN control signal is equal to one, then the multiplicand is not equal to zero. In this case, the multiplication operation is performed, provided that the multiplier is also not equal to zero. After the multiplication operation is completed, the product of binary numbers is recorded at the generated addresses in the random access memory of the result storage unit 6. The input control signal of the block 2 of the register of the multiplicable is the left shift signal SDL, which is fed to the second control input of the AND circuit of the threshold element DD15 and the second control input of the first section (the upper one in FIG. 3) of the 2I-2OR circuit of the DD13 element. The left shift signal SDL comes from the output of the control unit 7 (figure 1). When forming the operation of shifting to the left of the information of the register that is multiplied by one bit, the SDL control signal takes a value of one. This signal opens the circuit And the threshold element DD15 and the first section of the circuit 2I-2OR. At the first input of the circuit And the threshold element DD15 receives a signal equal to the zero value "0". The output of the circuit AND of the threshold element DD15 is the first input signal of the first section of the circuit 2I-2OR element DD15 (figure 3). When performing a left-shift operation of information in the register of a one-digit multiplier, the D-trigger Tpi + 1 takes on the value of the D-trigger Tpi. To the left, in the least significant bit of the D-flip-flop Tp1 DD12 of the register of the multiplier, the value zero is written. The input control signals UP1, USH, UPZ, UP4, coming from the output of the control unit 7, form the operating modes of the circuits I, 2I-2OR, 2I-3OR. The control signal UP1 is supplied to the second control inputs of the first sections of the circuits 2I-3OR elements DD11, DD21, DD23, DD25 (Fig.3, 4). If the control signal UP1 takes a value of one with a combination of the penultimate and last digits of the factor equal to 00, then these sections will be opened. In this case, the operation of shifting the binary code of the multiplicable by two digits to the left is performed, the D-trigger Tpi + 2 takes the value of the D-trigger Tpi of block 2 of the register of the multiplicable. If the signal UP1 is equal to zero, then the first sections of the 2I-3OR circuits will be closed, the shift operation by two digits to the left of the multiplicand will not be carried out. The control signal UP2 is supplied to the second control inputs of the second sections of the circuits 2I-3OR elements DD11, DD21, DD23, DD25 (Fig.3, 4). The information signals of these sections are the outputs of D-flip-flops. Trigger information signals are fed to the first inputs of the second sections of 2I-3OR circuits of elements DD11, DD21, DD23, DD25. If the control signal UP2 takes a value of one with a combination of the penultimate and last digits of the multiplier equal to 01, 10, 11, then these sections will be opened. In this case, the operation of shifting the binary code of the multiplicable by one bit to the left is performed, the D-trigger Tpi + 1 takes the value of the D-trigger Tpi of the block 2 of the register of the multiplicable. If the signal UP2 is equal to zero, then the second sections of the 2I-3OR circuits will be closed, the shift operation by one digit to the left of the multiplicand will not be performed. The UPZ signal is the control input of circuits AND elements DD17 DD19, DD27, DD29, DD31. These elements function as electronic keys. The information signals of the AND circuits are the outputs of the D-triggers of the register. In the event that the UPZ signal is equal to a single value, the electronic keys of the elements DD17 DD19, DD27, DD29, DD31 will be opened. The values of the D-flip-flops of the register through the open circuits AND are fed to the summing unit to perform the addition operation (Figs. 3, 4, 5). If the UPZ signal is zero, then the AND circuits will be closed, the operation of transmitting the digits of the multiplicable to the summation block will not be carried out. The control signal UPZ takes the value of one when combining the penultimate and last digits of the multiplier equal to 01, 10, 11. The signal UP4 is the control input of circuits AND elements DD16 DD18, DD26, DD28, DD30. These elements work like electronic keys. The information signals of the AND circuits are the outputs of the D-triggers of the register. If the UP4 signal is equal to one, the electronic keys of the elements DD16 DD18, DD26, DD28, DD30 will be opened. The values of the D-flip-flops of the register through the open circuits AND are fed to the summing unit to perform the addition operation (Figs. 3, 4, 5). If the UP4 signal is zero, then the AND circuits will be closed, the operation of transmitting the bits of the multiplicable to the summation block will not be performed. The control signal UP4 takes the value of unity with a combination of the penultimate and last digits of the multiplier equal to 01, 10, 11. The output signals of block 2 of the register of the multiplier DR1 of the circuit And element DD19, DR31 of the circuit And element DD18, DR2 of the circuit And element DD17, DR32 of the circuit And element DD16 , ДР3 of the circuit And element DD31, ДР33 of the circuit And element DD30, ДР4 of the circuit And element DD29, ДР34 of the circuit And element DD28, ..., ДРn of the circuit And element DD27, ДР3n of the circuit And element DD26 - binary bits of the block D-flip-flops are sent to the circuit OR block summation (figure 3, 4, 5).

Блок 3 суммирования БСВ состоит из системы n-элементов ИЛИ, выполненных на пороговых элементах DD32, DD33, DD34, DD35, n-сумматоров на нейронах, выполненных на элементах: DD36, DD37, DD38, DD39. Блок предназначен для выполнения операции суммирования с целью получения частичных сумм на промежуточных шагах вычисления, а также разрядов произведения при окончании операции умножения (фиг.5). Входной информацией блока являются разряды множимого ЧАПРО - частичные разряды произведения. Элементы ИЛИ выполняют собирательную функцию. На входы этих элементов поступают двоичные разряды ДР1, ДР2, ДР3, ..., ДРn, ДЗР1, ДЗР2, ДЗР3, ..., ДЗРn, из блока регистра множителя (фиг.1, 3, 4, 5). На вход сумматора СУМ1 поступает сигнал ai - результат выполнения операции ИЛИ входных величин (ДЗРi-1) ИЛИ (ДРi). Такая связь необходима при комбинации разрядов множителя, равных 11. Сложение предыдущего и последующего двоичных разрядов множимого. Операция сложение выполняется между разрядами множимого и сдвинутыми разрядами множимого на один разряд влево. На вход сумматора СУМ1 поступает сигнал a1 - результат выполнения операции ИЛИ входных величин "0" ИЛИ (ДР1). Выходной информацией каждого сумматора блока является сумма Si разрядов множимого и суммой, полученной на предыдущем шаге и перенос Pi+1 в старшие разряды. Выход каждого блока суммирования является его вторым входом, организована обратная связь, для того чтобы складывать промежуточную сумму с преобразованным множимом. На третий вход каждого блока сумматора поступает перенос из младших разрядов Pi. Каждый блок суммирования представляет собой одноразрядный сумматор, на входы которого поступают разряды преобразованного множимого, сумма чисел от предыдущего этапа сложения и перенос из младших разрядов. Выходом является полученная сумма Si и перенос Pi+1 в старший разряд. Произведение чисел ПРО записывается в оперативное запоминающее устройство ОЗУ блока хранения результата (фиг.1, 5).Block 3 summing BSV consists of a system of n-elements OR, performed on the threshold elements DD32, DD33, DD34, DD35, n-adders on neurons, made on the elements: DD36, DD37, DD38, DD39. The block is designed to perform the operation of summation in order to obtain partial sums at intermediate steps of calculation, as well as product bits at the end of the multiplication operation (figure 5). The input information of the block is the bits of the multiplied ChAPRO - partial bits of the product. The elements OR perform a collective function. The binary bits ДР1, ДР2, ДР3, ..., ДРn, ДЗР1, ДЗР2, ДЗР3, ..., ДЗРn, from the multiplier register block (Figs. 1, 3, 4, 5) enter the inputs of these elements. At the input of the adder SUM1, the signal ai is received - the result of the operation OR the input quantities (DZi-1) OR (DRi). Such a connection is necessary with a combination of bits of the multiplier equal to 11. Addition of the previous and subsequent binary bits of the multiplier. The addition operation is performed between the digits of the multiplied and shifted digits of the multiplied by one digit to the left. The signal a1 is received at the input of the adder SUM1 - the result of the OR operation of the input values "0" OR (DR1). The output of each block adder is the sum of Si digits of the multiplicand and the sum obtained in the previous step and the transfer of Pi + 1 to the higher digits. The output of each summation block is its second input, feedback is organized in order to add an intermediate sum with a transformed multiplier. The third input of each adder block receives the transfer from the lower digits Pi. Each summing unit is a single-bit adder, the inputs of which receive bits of the transformed multiplier, the sum of the numbers from the previous stage of addition and transfer from the lower digits. The output is the sum of Si obtained and the transfer of Pi + 1 to the highest order. The product of the numbers of missile defense is recorded in the random access memory of the RAM unit for storing the result (figure 1, 5).

Одноразрядный сумматор блока состоит из пороговых элементов, на фиг.6 показана принципиальная схема одноразрядного сумматора, реализованного на пороговых элементах DD40 и DD41 (фиг.6). Элемент DD40 предназначен для получения разряда переноса в старший разряд. На вход элемента поступают аi i-й разряд множимого, Рi перенос из младшего разряда с выхода предыдущего сумматора. Si-й разряд суммы. На выходе блока формируется сигнал суммы Si и Рi+1 перенос в старший разряд. Работа данного элемента описывается с помощью формулы (3)The single-bit adder of the block consists of threshold elements, Fig. 6 shows a circuit diagram of a single-bit adder, implemented on the threshold elements DD40 and DD41 (Fig. 6). Element DD40 is designed to receive a discharge transfer to the senior discharge. The i i -th digit of the multiplied, Р i transfer from the least significant bit from the output of the previous adder is received at the input of the element. Si-th digit of the sum. At the output of the block, a signal of the sum of Si and P i + 1 transfer to the high order is formed. The operation of this element is described using the formula (3)

Figure 00000004
Figure 00000004

где w1, w2, w3 - коэффициенты усиления, а Т - пороговое напряжение.where w1, w2, w3 are the gains, and T is the threshold voltage.

Элемент DD41 предназначен для получения разряда суммы. На вход элемента поступают ai, где i-й разряд множимого, Р; перенос в старший разряд с выхода предыдущего сумматора, Si i-й разряд суммы, Pi+1 - перенос в старший разряд. На выходе блока формируется сигнал Si+1 разряд суммы. Работа данного элемента описывается с помощью формулы (4)Element DD41 is designed to receive a discharge of the sum. The input of the element receives ai, where the i-th digit of the multiplicand, P; transfer to the senior digit from the output of the previous adder, S i i-th digit of the sum, P i + 1 - transfer to the senior digit. At the output of the block, a signal S i + 1 bit of the sum is formed. The operation of this element is described using the formula (4)

Figure 00000005
Figure 00000005

где w1, w2, w3, w4 - коэффициенты усиления, а Т - пороговое напряжение.where w1, w2, w3, w4 are the gains, and T is the threshold voltage.

Блок 4 регистра множителя БРгМЖ представляет собой набор D-триггеров DD43, DD44, DD45, DD46 и логический элемент ИЛИ DD42 (фиг.7). Блок регистра множителя предназначен для хранения разрядов множителя, организации операции сдвига вправо разрядов множителя на два разряда, с целью получения и анализа текущих младших разрядов множителя. Запись информации осуществляется следующем образом: старшие разряды множителя записываются в регистр в левую часть. Старший разряд записывается в Tpm DD43, младший в Tp1 DD46 (фиг.7). При сдвиге вправо на два разряда происходит анализ двоичных разрядов блока регистра множителя на наличие единичных разрядов множителя. Если есть хотя бы один разряд, равный единице в двоичном коде множителя, то сигнал АН0 - анализа нулевой информации блока регистра равен единице, иначе сигнал АН0 принимает значение, равное нулю. Если сигнал анализа двоичных разрядов множителя АН0 равен единичному значению, то операция умножения чисел продолжается. Если сигнал АН0 равен нулевому значению, то осуществляется операция записи полученного произведения в блок хранения результата. Сигнал АН0 поступает на вход блока 7 управления. На вход блока регистра множителя поступает информационный сигнал ВХЧ - входные числа, двоичные разряды множителя из блока 1 ввода данных. Блок регистра множителя управляется из блока 7 управления при поступлении информационного сигнала управления - УПР.Block 4 multiplier register BRGMZH is a set of D-flip-flops DD43, DD44, DD45, DD46 and a logical element OR DD42 (Fig.7). The block of the multiplier register is designed to store the bits of the multiplier, to organize the shift operation to the right of the bits of the multiplier by two bits, in order to obtain and analyze the current least significant bits of the multiplier. Information is recorded as follows: the most significant bits of the multiplier are written to the register on the left side. The most significant bit is recorded in Tpm DD43, the least significant in Tp1 DD46 (Fig. 7). When shifting to the right by two digits, the binary digits of the block of the multiplier register are analyzed for the presence of single digits of the multiplier. If there is at least one bit equal to one in the binary code of the multiplier, then the signal AN0 - analysis of zero information of the register block is equal to one, otherwise the signal AN0 takes a value equal to zero. If the binary analysis signal of the multiplier AN0 is equal to unity, then the operation of multiplying numbers continues. If the signal AN0 is equal to zero, then the operation of writing the resulting product to the result storage unit is performed. The signal AN0 is input to the control unit 7. At the input of the block of the register of the multiplier the information signal VHCh - input numbers, binary digits of the multiplier from block 1 data input. The register block of the multiplier is controlled from the control unit 7 upon receipt of the control information signal - control.

Этот сигнал состоит из трех управляющих сигналов: ССБ - сигнал сброса, СЗ - сигнал записи, ССН - сигнал синхронизации. Эти сигналы поступают параллельно на все соответствующие управляющие входы триггеров блока регистра множителя. По сигналу ССБ - сигнал сброса, триггера блока регистра множителя устанавливаются в нулевое состояние, осуществляется сброс D-триггеров регистра блока в нулевое состояние. По сигналу СЗ - сигнал записи информации, происходит запись двоичных разрядов множителя в блок регистра множителя. По сигналу ССН - синхронизации осуществляется общее управление работой триггеров блока регистра множителя. По сигналу СДП - сдвига множителя, поступающего параллельно на все входы триггеров блока регистра, происходит сдвиг двоичного кода множителя на два разряд вправо для анализа и дешифрации этих разрядов. При сдвиге вправо на два разряда выход с третьего триггера Тр3 DD44 поступает на вход первого триггера Тр1 DD46, выход Tpm DD43 поступает на вход Tpm-2 триггера блока регистра множителя. Такое соединение триггеров позволяет за один такт сигнала сдвига СДП осуществить сдвиг на два разряда вправо двоичного кода множителя. Последний младший разряд множителя - ПРМЖ является выходом триггера Тр1 DD46. Предпоследний разряд множителя - ПРРМЖ является выходом триггера Тр2 DD45. Эти сигналы поступают на вход блока дешифратора (фиг.1, 7).This signal consists of three control signals: SSB - reset signal, SZ - recording signal, SSN - synchronization signal. These signals are sent in parallel to all the corresponding control inputs of the triggers of the multiplier register block. According to the SSB signal, a reset signal, the triggers of the block of the multiplier register are set to zero, the D-triggers of the block register are reset to zero. According to the SZ signal - a signal for recording information, the binary bits of the multiplier are recorded in the block of the multiplier register. The signal CCH - synchronization provides general control over the operation of the triggers of the block of the multiplier register. According to the signal of the SDP - a shift of the multiplier, which arrives in parallel to all the inputs of the triggers of the register block, the binary code of the multiplier is shifted by two bits to the right for analysis and decryption of these bits. When shifted to the right by two digits, the output from the third trigger Tr3 DD44 goes to the input of the first trigger Tr1 DD46, the output Tpm DD43 goes to the input Tpm-2 of the trigger of the multiplier register block. Such a connection of triggers allows for a single clock cycle of the SDP shift signal to shift two bits to the right of the binary code of the multiplier. The last minor digit of the multiplier - PRMZH is the output of Tr1 DD46 trigger. The penultimate digit of the multiplier - PRRMZH is the output of the Tr2 DD45 trigger. These signals are fed to the input of the decoder unit (Fig.1, 7).

Блок 5 дешифратора БШД выполнен на пороговых элементах ПЭ1 DD47, ПЭ2 DD48, ПЭ3 DD49, ПЭ4 DD50 (фиг.8). Блок предназначен для дешифрации входных сигналов - предпоследнего ПРРМЖ и последнего ПРМЖ двоичных разрядов множителя МЖ. Входные сигналы ПРРМЖ предпоследний и ПРМЖ последний двоичные разряды множителя поступают соответственно на вход блока дешифратора с выходов триггеров Тр2 DD45 и Тр1 DD46 блока регистра множителя (фиг.7). Выходными сигналами блока 5 дешифратора являются управляющие сигналы F1, F2, F3, F4. Эти сигналы поступают на вход блока 7 управления. На выходе блока 5 формируется только один высокий уровень, равный единице. Остальные выходы принимают значения равными нулю. Работу блока 5 дешифратора можно описать с помощью аналитических формул: если ПРРМЖ=0, ПРМЖ=0, то F1=1, F2=0, F3=0, F4=0; если ПРРМЖ=0, ПРМЖ=1, то F1=0, F2=1, F3=0, F4=0; если ПРРМЖ=1, ПРМЖ=0, то F1=0, F2=0, F3=1, F4=0; если ПРРМЖ=1, ПРМЖ=1, то F1=0, F2=0, F3=0, F4=1.The BSD decoder unit 5 is made on threshold elements PE1 DD47, PE2 DD48, PE3 DD49, PE4 DD50 (Fig. 8). The unit is designed to decode the input signals - the penultimate PRRMZH and the last PRMZH binary digits of the multiplier MF. The input signals PRRMZH penultimate and PRMZH last binary bits of the multiplier are received respectively at the input of the decoder unit from the outputs of the triggers Tr2 DD45 and Tr1 DD46 of the register block of the multiplier (Fig.7). The output signals of the decoder unit 5 are the control signals F1, F2, F3, F4. These signals are input to the control unit 7. At the output of block 5, only one high level equal to one is formed. The remaining outputs take values equal to zero. The operation of decoder unit 5 can be described using analytical formulas: if PRRMZH = 0, PRMZH = 0, then F1 = 1, F2 = 0, F3 = 0, F4 = 0; if PRRMZH = 0, PRMZH = 1, then F1 = 0, F2 = 1, F3 = 0, F4 = 0; if PRRMZH = 1, PRMZH = 0, then F1 = 0, F2 = 0, F3 = 1, F4 = 0; if PRRMZH = 1, PRMZH = 1, then F1 = 0, F2 = 0, F3 = 0, F4 = 1.

Работа порогового элемента ПЭ1 DD47 описывается с помощью формулы (5)The operation of the threshold element PE1 DD47 is described using the formula (5)

Figure 00000006
Figure 00000006

где w1, w2 - коэффициенты усиления, а Т - пороговое напряжение.where w1, w2 are the gains, and T is the threshold voltage.

Работа порогового элемента ПЭ2 DD48 описывается с помощью формулы (6)The operation of the threshold element PE2 DD48 is described using the formula (6)

Figure 00000007
Figure 00000007

где w1, w2 - коэффициенты усиления, а Т - пороговое напряжение.where w1, w2 are the gains, and T is the threshold voltage.

Работа порогового элемента ПЭЗ DD49 описывается с помощью формулы (7)The operation of the threshold element of the PEZ DD49 is described using the formula (7)

Figure 00000008
Figure 00000008

где w1, w2 - коэффициенты усиления, а Т - пороговое напряжение.where w1, w2 are the gains, and T is the threshold voltage.

Работа порогового элемента ПЭ4 DD50 описывается с помощью формулы (8)The operation of the threshold element PE4 DD50 is described using the formula (8)

Figure 00000009
Figure 00000009

где w1, w2 - коэффициенты усиления, а Т - пороговое напряжение [4].where w1, w2 are the gain and T is the threshold voltage [4].

В зависимости от двоичной комбинации предпоследнего ПРРМЖ и последнего ПРМЖ двоичных разрядов множителя МЖ вычисляются выходные сигналы F1, F2, F3, F4, которые формируют различные режимы работы блока регистра множимого (фиг.8).Depending on the binary combination of the penultimate PRRMZH and the last PRMZH of binary digits of the multiplier MF, the output signals F1, F2, F3, F4 are calculated, which form the various operating modes of the multiplier register block (Fig. 8).

Электронный ключ ЭлКл DD58 выполнен на пороговых элементах DD51, DD52, DD53, DD54, DD55, выполняющих логическую функцию И, DD56, DD57, выполняющих логическую функцию ИЛИ (фиг.8). Управляющим входом на схемы И является сигнал УПЭК - управление электронным ключом, поступающий из блока 7 управления. Сигнал управления электронным ключом УПЭК поступает на прямые управляющие входы схем И элементов DD51, DD52, DD53, и на инверсные управляющие входы схем И элементов DD54, DD55. На информационный вход схемы И элемента DD51 поступает из блока 7 управления знаковый разряд произведения ЗНП. На информационные входы схем И элементов DD52 и DD53 поступают двоичные разряды произведения чисел ПРО из блока 3 суммирования. На информационные входы схем И элементов DD54 и DD55 поступают двоичные разряды, равные нулю НИН из блока 7 управления. Если управляющий сигнал УПЭК управление работой электронного ключа равен единичному значению, то схемы И элементов DD51, DD52 и DD53 будут открыты, схемы И элементов DD54 и DD55 будут закрыты. Через открытые элементы схем И информационный сигнал ПРО - произведение двоичных чисел и управляющий сигнал знак произведения ЗНП с выходов элементов DD51, DD52 и DD53 поступают на входы схем ИЛИ DD56 и DD57, выполняющих собирательную функцию. Выходной информационный сигнал электронного ключа ЭлКл РЕЗ равен произведению чисел ПРО и знаковому разряду произведения ЗНП. С выхода схем ИЛИ элементов DD56 и DD57 информационный сигнал результата -РЕЗ поступает на вход оперативного запоминающего устройства блока 6 хранения результата. В случае равенства управляющего сигнала работой электронного ключа - УПЭК нулевому значению, схемы И элементов DD51, DD52 и DD53 будут закрыты, а схемы И элементов DD54 и DD55 будут открыты. Тогда информационный сигнал нулевая информация НИН через открытые схемы И элементов DD54 и DD55 поступает на вход схем ИЛИ DD56 и DD57. Знаковый разряд произведения ЗНП в этом случае принимает нулевое значение. Выходной информационный сигнал результата РЕЗ будет равен нулевому значению НИН. В оперативное запоминающее устройство блока 6 хранения результата запишется нулевая информация (фиг.8, 9).The electronic key ElCl DD58 is made on the threshold elements DD51, DD52, DD53, DD54, DD55, performing the logical function AND, DD56, DD57, performing the logical function OR (Fig. 8). The control input to the AND circuit is the UPEC signal - electronic key control coming from the control unit 7. The control signal of the UPEC electronic key is fed to the direct control inputs of the AND circuits of the elements DD51, DD52, DD53, and to the inverse control inputs of the circuits AND of the elements DD54, DD55. At the information input of the circuit AND element DD51 comes from the control unit 7, the sign bit product ZNP. The information inputs of circuits AND elements DD52 and DD53 receive binary digits of the product of numbers of missile defense from block 3 of the summation. At the information inputs of circuits And elements DD54 and DD55 received binary bits equal to zero NIN from the control unit 7. If the UPEC control signal controlling the operation of the electronic key is equal to a single value, then the AND circuits of the elements DD51, DD52 and DD53 will be open, the And circuits of the elements DD54 and DD55 will be closed. Through the open elements of the circuits AND the information signal PRO - the product of binary numbers and the control signal, the sign of the product of the STP from the outputs of the elements DD51, DD52 and DD53 are fed to the inputs of the OR circuits DD56 and DD57 that perform a collective function. The output information signal of the electronic key ElCl REZ is equal to the product of the PRO numbers and the sign digit of the product of the RFP. From the output of the OR circuits of the elements DD56 and DD57, the result information signal -REZ is input to the random access memory of the result storage unit 6. If the control signal is equal to the operation of the electronic key - UPEC to zero, the AND circuits of the elements DD51, DD52 and DD53 will be closed, and the And circuits of the elements DD54 and DD55 will be open. Then the information signal zero information NIN through open circuits AND elements DD54 and DD55 is fed to the input of OR circuits DD56 and DD57. The sign bit of the product of the RFP in this case assumes a zero value. The output information signal of the RES result will be equal to the zero value of NIN. Zero information is recorded in the random access memory of the result storage unit 6 (Figs. 8, 9).

Блок 6 хранения результата БХР состоит из электронного ключа ЭлКл DD58, двоичного счетчика столбцов СЧСТ DD59, двоичного счетчика строк СЧСТР DD60, оперативного запоминающего устройства ОЗУ DD61, служит для хранения двоичных разрядов результата при выполнении операции умножения или нулевой информации, в случае равенства нулю двоичного кода множимого или множителя (фиг.9). На вход блока поступают: знаковый разряд произведения ЗНП, двоичные разряды произведения ПРО, нулевая информация НИН, управляющий сигнал УПЭК - управление работой электронного ключа. Блок 6 хранения результата БХР управляется блоком 7 управления посредством управляющих сигналов. Сигнал ГИ генератор импульсов поступает на вход счетчика столбцов DD59 для выполнения записи произведения на новой строке. Сигнал ТИ тактовые импульсы поступают на вход счетчика строк DD60, для осуществления записи разрядов произведения в столбцы оперативного запоминающего устройства ОЗУ. Сигнал ОБ обнуление столбцов поступает на вход счетчика столбцов СЧСТ DD59 и предназначен для обнуления двоичного счетчика. Сигнал УС обнуления строк поступает на вход двоичного счетчика строк СЧСТР DD60 и устанавливает его в нулевое значение. Сигнал Сч/Зп чтения/записи устанавливает оперативное запоминающее устройство в режим чтения/записи. Сигнал ВК выбор кристалла поступает на вход ОЗУ, он предназначен для выбора кристалла оперативного запоминающего ОЗУ DD61. На входную шину оперативного запоминающего устройства блока хранения результата поступает информационный сигнал РЕЗ - результат. Результат РЕЗ равен произведению чисел или нулевой информации. По сформированным двоичными счетчиками адресам АД СТ - адреса столбцов и АД СТР - адреса строк результат операции умножения записывается в оперативное запоминающее устройство ОЗУ DD61 (фиг.9).Block 6 storing the result of BHR consists of an electronic key ElKl DD58, a binary column counter SCHST DD59, a binary row counter SCHSTR DD60, random access memory RAM DD61, is used to store binary bits of the result when performing the multiplication operation or zero information, if the binary code is zero multiplier or factor (Fig. 9). The input of the block includes: a significant bit of the product of the RFP, binary bits of the product of the missile defense, zero information of the NIN, the control signal of the UPEC - control of the electronic key. Block 6 storing the result of BHR is controlled by the control unit 7 by means of control signals. The GI signal of the pulse generator is fed to the input of the column counter DD59 to record the work on a new line. The signal TI clock pulses are fed to the input of the line counter DD60, for recording bits of the product in the columns of random access memory RAM. The signal ABOUT zeroing the columns is fed to the input of the column counter SCHST DD59 and is intended for zeroing the binary counter. The signal US of zeroing the lines goes to the input of the binary line counter SCHSTR DD60 and sets it to zero. The Read / Write MF / R signal sets the random access memory to read / write mode. The signal VK, the choice of the crystal is fed to the input of RAM, it is designed to select the chip RAM random access memory DD61. On the input bus of the random access memory of the result storage unit, an information signal REZ is received - the result. The result of RES is equal to the product of numbers or zero information. According to the addresses formed by binary counters, the AD ST addresses of the columns and the AD STR addresses of the rows, the result of the multiplication operation is recorded in the random access memory RAM DD61 (Fig. 9).

Логические условия:Logical conditions: X1: "ПУСК"X1: START Х4: "00"X4: "00" Х2: "БРгМН=0"X2: "BRgMN = 0" Х5: "01"X5: "01" Х3: "БРгМЖ=0"X3: "BRGMZH = 0" Х6: "10"X6: "10" Операторы:Operators: У1: "СБРОС:=1"U1: "RESET: = 1" У10: "БСУМ:=БРгМН"U10: "BSUM: = BRGMN" У2: "БРгМН:=МН"U2: "BRgMN: = MN" У11: "УПЗ:=0"Y11: "UPZ: = 0" У3:"БРгМЖ:=МЖ"U3: "BRGMZH: = MF" У12:"УП2:=1"U12: "UP2: = 1" У4:"БДШ:=ПРРМЖ"U4: "BDSH: = PRRMZH" У13:"Tpi+1:=Tpi"Y13: "Tpi + 1: = Tpi" У5:"БДШ:=ПРМЖ"U5: "BDSH: = PRMZH" У14:"УПЗ:=1"U14: "UPZ: = 1" У6:"УП1:=1"U6: "UP1: = 1" У15:"УП4:=1"U15: "UP4: = 1" У7:"УП2:=0"U7: "UP2: = 0" У16:"БРгМЖ:=СДП"U16: "BRGMZH: = SDP" У8:"БРгМН:=СДЛ"U8: "BRGMN: = SDL" У17:"БХР:=НИН"Y17: "BHR: = NIN" У9:"Tpi+2:=Tpi"Y9: "Tpi + 2: = Tpi" У18:"БХР:=БСУМ"U18: "BHR: = BSUM"   У19:"УП4:=0"Y19: "UP4: = 0"

ИСТОЧНИКИ ИНФОРМАЦИИINFORMATION SOURCES

1. Мкртчян С.О. Проектирование логических устройств ЭВМ на нейронных элементах. - М.: Энергия, 1977 г.1. Mkrtchyan S.O. Design of computer logical devices on neural elements. - M .: Energy, 1977

2. Дертоузос М. Пороговая логика. - М.: Мир, 1967 г.2. Dertouzos M. Threshold logic. - M .: Mir, 1967

3. Вавилов Е.И. и др. Синтез схем на пороговых элементах. - М.: Сов. радио. 1970 г.3. Vavilov E.I. and others. Synthesis of schemes on threshold elements. - M .: Owls. radio. 1970 year

4. Галушкин А.И. Синтез многослойных схем распознавания образов. - М.: Энергия, 1974 г.4. Galushkin A.I. Synthesis of multilayer pattern recognition schemes. - M .: Energy, 1974

5. Позин И.В. Моделирование нейронных структур. - М.: Наука, 1970 г.5. Pozin I.V. Modeling of neural structures. - M.: Science, 1970.

6. Патент №2249845 (прототип).6. Patent No. 2249845 (prototype).

7. Патент №94001646/09 (аналог).7. Patent No. 94001646/09 (analogue).

8. Патент №93031693/09 (аналог).8. Patent No. 93031693/09 (analogue).

9. Патент №5064139/09 (аналог).9. Patent No. 5064139/09 (analogue).

10. Патент №95104047/09 (аналог).10. Patent No. 95104047/09 (analogue).

Claims (1)

Ускоренный умножитель на нейронах, содержащий блок ввода данных, блок суммирования, блок хранения результата, блок управления, отличающийся тем, что дополнительно введены блок регистра множимого, блок регистра множителя, блок дешифратора, причем управляющий выход блока ввода данных, предназначенный для формирования результата знакового разряда произведения, соединен с третьим управляющим входом блока управления, первый информационный выход которого, предназначенный для формирования сигнала сброса регистра в нулевое состояние, сигнала синхронизации, сигнала разрешения записи информации в регистр блока регистров множителя, соединен со вторым информационным входом блока регистра множителя, первый информационный вход которого, предназначенный для приема двоичных кодов чисел, соединен с информационным выходом блока ввода данных, информационный выход которого, предназначенный для ввода двоичных разрядов операндов, соединен с первым информационным входом блока регистра множимого, второй информационный вход которого, предназначенный для формирования сигнала сброса регистра в нулевое состояние, сигнала синхронизации, сигнала разрешения записи информации в регистр блока регистров множимого, соединен со вторым информационным выходом блока управления, со второго по шестой управляющие выходы которого, предназначенные для формирования режимов работы блока регистра множимого, соединены соответственно с первым по пятый управляющими входами блока регистра множимого, управляющий выход которого, предназначенный для формирования сигнала, равного нулевому значению двоичного кода множимого, соединен с девятым управляющим входом блока управления, первый управляющий выход которого, формирующий сигнал сдвига вправо двоичного кода множителя, соединен с управляющим входом блока регистра множителя, первый управляющий выход которого, предназначенный для формирования нулевого сигнала двоичных разрядов множителя, соединен с четвертым управляющим входом блока управления, с пятого по восьмой управляющие входы которого, предназначенные для дешифрации двух - предпоследнего и последнего разрядов множителя, соединены соответственно с первым по четвертый управляющими выходами блока дешифратора, первый и второй управляющие входы которого, предназначенные для анализа двух младших разрядов множителя, соединены соответственно со вторым и третьим управляющими выходами блока регистра множителя, информационный выход блока регистра множимого, предназначенный для передачи двоичных разрядов множимого, соединен с информационным входом блока суммирования, информационный выход которого, представляющий собой сумму частичных произведений, соединен с первым информационным входом блока хранения результата, второй информационный вход которого, представляющий собой нулевую двоичную информацию, соединен с третьим информационным выходом блока управления, с седьмого по четырнадцатый управляющие выходы которого, предназначенные для формирования сигнала обнуления строк, сигнала обнуления столбцов, сигнала генератора импульсов, тактового сигнала, сигнала выбора кристалла, сигнала чтения/записи, знакового разряда произведения, сигнала управления работой электронного ключа соответственно соединены соответственно с первым по восьмой управляющими входами блока хранения результата, первый и второй управляющие входы блока управления «СБРОС» и «ПУСК», предназначенные для формирования сигналов сброса в нулевое состояние элементов памяти и пуска работы устройства, являются внешними входами устройства.An accelerated multiplier on neurons containing a data input unit, a summing unit, a result storage unit, a control unit, characterized in that a multiplier register unit, a multiplier register unit, a decoder unit are additionally introduced, the control output of the data input unit intended to generate a sign discharge result works, connected to the third control input of the control unit, the first information output of which, designed to generate a signal to reset the register to zero, a signal and synchronization, a signal for allowing information to be recorded in the register of the multiplier register block, is connected to the second information input of the multiplier register block, the first information input of which is designed to receive binary codes of numbers, connected to the information output of the data input block, the information output of which is intended for binary input bits of operands, connected to the first information input of the register block of the multiplicable, the second information input of which, designed to generate a reset signal the register is in the zero state, the synchronization signal, the permission signal for recording information in the register of the block of multiplicand registers, is connected to the second information output of the control unit, the second to sixth control outputs of which, designed to form the operating modes of the block of the multiplicative register, are connected respectively with the first to fifth control the inputs of the register block of the multiplicand, the control output of which, designed to generate a signal equal to the zero value of the binary code of the multiplicand, is connected to a clear control input of the control unit, the first control output of which, generating the binary code of the multiplier to the right, is connected to the control input of the multiplier register block, the first control output of which is used to generate the zero bit signal of the multiplier, is connected to the fourth control input of the control unit, with the fifth through eighth control inputs of which, designed to decrypt two - the penultimate and last digits of the multiplier, are connected respectively to the first the fourth one is the control outputs of the decoder unit, the first and second control inputs of which are designed to analyze the two least significant bits of the multiplier are connected respectively to the second and third control outputs of the multiplier register block, the information output of the multiplier register block, designed to transmit the binary bits of the multiplier, is connected to the information input a summing unit, the information output of which, representing the sum of partial works, is connected to the first information input of block x An analysis of the result, the second information input of which, representing zero binary information, is connected to the third information output of the control unit, from the seventh to fourteenth control outputs of which are designed to generate a row zeroing signal, column zeroing signal, pulse generator signal, clock signal, selection signal a crystal, a read / write signal, a sign discharge of a product, an electronic key operation control signal are respectively connected to the first eighth control inputs of the storage unit, the first and second control inputs "RESET" on the control unit and "START", for the formation of reset signals to the zero state memory elements, and start operation of the device are external inputs.
RU2006110815/09A 2006-04-03 2006-04-03 Accelerated multiplier unit based on neurons RU2322688C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2006110815/09A RU2322688C2 (en) 2006-04-03 2006-04-03 Accelerated multiplier unit based on neurons

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2006110815/09A RU2322688C2 (en) 2006-04-03 2006-04-03 Accelerated multiplier unit based on neurons

Publications (2)

Publication Number Publication Date
RU2006110815A RU2006110815A (en) 2007-10-20
RU2322688C2 true RU2322688C2 (en) 2008-04-20

Family

ID=38925040

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2006110815/09A RU2322688C2 (en) 2006-04-03 2006-04-03 Accelerated multiplier unit based on neurons

Country Status (1)

Country Link
RU (1) RU2322688C2 (en)

Also Published As

Publication number Publication date
RU2006110815A (en) 2007-10-20

Similar Documents

Publication Publication Date Title
US6625631B2 (en) Component reduction in montgomery multiplier processing element
KR20210130196A (en) Configurable Lattice Cryptographic Processor and Related Techniques for Quantum-Secure Internet of Things
CA2310418C (en) Apparatus for multiprecision integer arithmetic
CN102231102B (en) Method for processing RSA password based on residue number system and coprocessor
US8185749B2 (en) System and method for revising boolean and arithmetic operations
US6061706A (en) Systolic linear-array modular multiplier with pipeline processing elements
Tsmots et al. Neural-like means for data streams encryption and decryption in real time
CN101196964B (en) Anti-bypass attack algorithm chip
RU2322688C2 (en) Accelerated multiplier unit based on neurons
US6766346B2 (en) System and method for computing a square of a number
Tynymbayev et al. High-speed devices for modular reduction with minimal hardware costs
US20020161810A1 (en) Method and apparatus for multiplication and/or modular reduction processing
US6157939A (en) Methods and apparatus for generating multiplicative inverse product
RU2249845C1 (en) Multiplier based on neurons
RU2246752C1 (en) Parallel subtractor-adder on neurons
RU2797163C1 (en) Pipeline calculator
RU2791440C1 (en) Pipeline generator of remainders by an arbitrary modulus
RU2287849C1 (en) Method and system of executing calculation operations with minimal cost of equipment
RU2022339C1 (en) Multiplier
RU2205444C1 (en) Forward high-order-position addersubstractor built around neurons
RU2523942C2 (en) Neuron-based ripple carry parallel adder-subtractor
SU888115A1 (en) Random number sensor
JP2705162B2 (en) Arithmetic processing unit
US20100191787A1 (en) Sequential Multiplier
US20040081317A1 (en) Encryption circuit achieving higher operation speed

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20080404