RU2166773C1 - Adaptive digital frequency discriminator - Google Patents

Adaptive digital frequency discriminator Download PDF

Info

Publication number
RU2166773C1
RU2166773C1 RU2000107532A RU2000107532A RU2166773C1 RU 2166773 C1 RU2166773 C1 RU 2166773C1 RU 2000107532 A RU2000107532 A RU 2000107532A RU 2000107532 A RU2000107532 A RU 2000107532A RU 2166773 C1 RU2166773 C1 RU 2166773C1
Authority
RU
Russia
Prior art keywords
input
output
outputs
inputs
reversible counter
Prior art date
Application number
RU2000107532A
Other languages
Russian (ru)
Inventor
В.И. Литюк
А.А. Ярошенко
Original Assignee
Таганрогский государственный радиотехнический университет
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Таганрогский государственный радиотехнический университет filed Critical Таганрогский государственный радиотехнический университет
Priority to RU2000107532A priority Critical patent/RU2166773C1/en
Application granted granted Critical
Publication of RU2166773C1 publication Critical patent/RU2166773C1/en

Links

Images

Abstract

FIELD: radio engineering, radar and radio communication system measuring frequency of continuous or amplitude-modulated radio signal received against background of noise. SUBSTANCE: adaptive digital frequency discriminator has input amplitude limiter, reference signal generator, two multipliers, π/2 phase shifter, first sign flip-flop, Schmitt flip-flop, former of synchronization pulses, control unit, unit matching time of readings, shift register, N-digit reversible counter, AND gate, first and second n-input AND gates, controlling flip-flop, OR gate and reversible counter with limited counting with proper couplings. Discriminator is supplemented with unit eliminating rattle having two inputs connected correspondingly to outputs of first and second multipliers, second output of this unit is connected to signal input of unit matching time of readings, first and second outputs of unit eliminating rattle are connected to inputs of unit averaging sign whose output is output of potential of sign. Control unit is inserted with frequency divider with changeable count-down ratio whose input is linked to input of control unit and whose output is connected to input of former of synchronization pulses. Controlling inputs of frequency divider with changeable countdown ratio are connected to outputs of reversible counter with limited counting. Output of Schmitt flip-flop is attached to output of input amplitude limiter and its output is linked to second inputs of first and second multipliers. Discriminator is also inserted with unit changing form of discrimination characteristic whose inputs are connected to outputs of reversible counter with limited counting, controlling inputs are linked to output of first sign flip-flop and to direct outputs of N-digit reversible counter. Outputs of unit changing form of discrimination characteristic are outputs of discriminator. EFFECT: enhanced noise immunity thanks to more complete usage of elements of storage of discriminator under all conditions of signal processing and to possibility of adaptive change of slope and form of discrimination characteristic. 5 dwg

Description

Изобретение относится к радиотехнике и может использоваться в радиолокационных и связных системах для измерения частоты непрерывного или амплитудно-модулированного радиосигнала, принимаемого на фоне шумов. The invention relates to radio engineering and can be used in radar and communication systems for measuring the frequency of a continuous or amplitude-modulated radio signal received against a background of noise.

Известно устройство, являющееся аналогом (Лихарев В.А. Цифровые методы и устройства в радиолокации. - М.: Сов. Радио, 1973, с. 276, рис. 3.24), представляющее собой цифровой частотный дискриминатор и содержащее ограничитель (имеется в заявляемом устройстве), соединенный по входу с шиной входных сигналов, а по выходу с входами двух перемножителей (имеются в заявляемом устройстве), вторые входы которых соединены с генератором опорной частоты (имеется в заявляемом устройстве) в одном канале непосредственно, а в другом через фазосдвигающую на π/2 цепь (имеется в заявляемом устройстве), выходы перемножителей подключены непосредственно и через инверторы к входам триггеров со счетным входом своих каналов, выходы триггеров подключены к входам формирователей импульсов и к соответствующим первым входам схем И, вторые входы которых соединены с выходами соответствующих формирователей, а выходы схем И подключены к соответствующим входам двух четырехвходовых элементов ИЛИ, выводы которых соединены с входами реверсивного счетчика (имеется в заявляемом устройстве), выходы разрядов которого являются выходами устройства. A device is known which is an analogue (Likharev V.A. Digital methods and devices in radar. - M .: Sov. Radio, 1973, p. 276, Fig. 3.24), which is a digital frequency discriminator and contains a limiter (available in the claimed device ), connected at the input to the input signal bus, and at the output with the inputs of two multipliers (available in the claimed device), the second inputs of which are connected to the reference frequency generator (available in the claimed device) in one channel directly and in the other through phase shifting by π / 2 chain (them is shown in the inventive device), the outputs of the multipliers are connected directly and through inverters to the inputs of the triggers with a counting input of their channels, the outputs of the triggers are connected to the inputs of the pulse shapers and to the corresponding first inputs of the I circuits, the second inputs of which are connected to the outputs of the corresponding shapers, and the outputs of the I circuits connected to the corresponding inputs of two four-input elements OR, the outputs of which are connected to the inputs of a reversible counter (available in the inventive device), the outputs of which are tsya output device.

Недостатком данного устройства является то, что реверсивный счетчик позволяет снимать информацию только в определенные моменты времени, определяемые его разрядностью, после чего он должен быть установлен в нулевое состояние. К недостаткам данного устройства можно отнести то, что отсутствует возможность определения знака расстройки, а также отсутствует возможность регулировки крутизны и формы дискриминационной характеристики. The disadvantage of this device is that the reversible counter allows you to take information only at certain points in time, determined by its capacity, after which it must be set to zero. The disadvantages of this device include the fact that there is no possibility of determining the sign of the detuning, and there is no possibility of adjusting the slope and form of the discriminatory characteristic.

Известно устройство, также являющееся аналогом (авт. св. СССР N 1052093, МПК 6 G 01 S 13/58, 1982), представляющее собой цифровой частотный дискриминатор и содержащее ограничитель (имеется в заявляемом устройстве), соединенный по входу с шиной входных сигналов, а по выходу с входами двух перемножителей (имеются в заявляемом устройстве), вторые входы которых соединены с генератором опорной частоты (имеется в заявляемом устройстве) в одном канале непосредственно, а в другом через фазосдвигающую на π/2 цепь (имеется в заявляемом устройстве), выходы перемножителей подключены непосредственно и через инверторы к входам триггеров со счетным входом своих каналов, выходы триггеров подключены к входам формирователей импульсов и к соответствующим первым входам схем И, вторые входы которых соединены с выходами соответствующих формирователей, а выходы схем И подключены к соответствующим входам двух четырехвходовых элементов ИЛИ, блок управления, содержащий последовательно соединенные триггер Шмидта, делитель частоты и формирователь импульсов (имеется в заявляемом устройстве), знаковый триггер (имеется в заявляемом устройстве), первый дополнительный элемент И, последовательно включенные второй дополнительный элемент И и инвертор, третий дополнительный элемент И, дополнительный элемент ИЛИ и регистр сдвига (имеется в заявляемом устройстве), выход которого соединен с вычитающим входом реверсивного счетчика (имеется в заявляемом устройстве), соединенного своим суммирующим входом с входом регистра сдвига, при этом выход четырехвходового элемента ИЛИ первого канала соединен с первыми входами первого и второго дополнительных элементов И, выход четырехвходового элемента ИЛИ второго канала соединен с вторыми входами второго и третьего дополнительных элементов И, выход инвертора подключен соответственно ко второму и первому входам первого и третьего дополнительных элементов И, выходы которых подключены соответственно к входам S и R знакового триггера и к входам дополнительного элемента ИЛИ, выход которого подключен к входу регистра сдвига, тактовый вход которого соединен с генератором опорного сигнала через блок управления, при этом выходы разрядов реверсивного счетчика являются выходами устройства. A device is known, which is also an analogue (ed. St. USSR N 1052093, IPC 6 G 01 S 13/58, 1982), which is a digital frequency discriminator and contains a limiter (present in the inventive device) connected at the input to the input signal bus, and on the output with the inputs of two multipliers (available in the inventive device), the second inputs of which are connected to the reference frequency generator (available in the inventive device) in one channel directly, and in the other through a phase-shifting circuit to π / 2 (available in the inventive device), outputs multiply They are connected directly and through inverters to the inputs of the triggers with a counting input of their channels, the outputs of the triggers are connected to the inputs of the pulse shapers and to the corresponding first inputs of the I circuits, the second inputs of which are connected to the outputs of the corresponding shapers, and the outputs of the I circuits are connected to the corresponding inputs of two four-input elements OR, a control unit containing a Schmidt trigger connected in series, a frequency divider and a pulse shaper (available in the claimed device), an iconic trigger ( included in the claimed device), the first additional element AND, the second additional element AND and the inverter connected in series, the third additional element AND, the additional OR element and the shift register (available in the claimed device), the output of which is connected to the subtracting input of the reversible counter (available in the claimed device) connected by its summing input to the input of the shift register, while the output of the four-input element OR of the first channel is connected to the first inputs of the first and second additional elements ntov AND, the output of the four-input OR element of the second channel is connected to the second inputs of the second and third additional elements AND, the inverter output is connected respectively to the second and first inputs of the first and third additional elements AND, the outputs of which are connected respectively to the inputs S and R of the sign trigger and to the inputs an additional OR element, the output of which is connected to the input of the shift register, the clock input of which is connected to the generator of the reference signal through the control unit, while the outputs of the bits are reversible with the counter are the outputs of the device.

В результате появилась возможность определения знака расстройки, однако данное устройство имеет тот же недостаток - невозможность регулировки крутизны дискриминационной характеристики. As a result, it became possible to determine the sign of the detuning, however, this device has the same drawback - the inability to adjust the slope of the discriminatory characteristics.

Наиболее близким по технической сущности и функциональному назначению является цифровой частотный дискриминатор, являющийся прототипом (патент РФ N 2040852, МКИ 6 H 03 D 13/00, Бюл. Изобр. N 21, 1995 г.), и представляющий собой устройство, содержащее входной амплитудный ограничитель (имеется в заявляемом устройстве), последовательно соединенные генератор (опорного сигнала (имеется в заявляемом устройстве) и фазовращатель на π/2 (имеется в заявляемом устройстве) и первый и второй каналы, каждый из которых содержит последовательно соединенные перемножитель, первый счетный триггер и первый элемент И, последовательно соединенные первый формирователь импульсов, вход которого подключен к выходу первого счетного триггера, и второй элемент И, последовательно соединенные инвертор, вход которого подключен к выходу перемножителя, второй счетный триггер и третий элемент И, последовательно соединенные второй формирователь импульсов, вход которого подключен к выходу счетного триггера, и четвертый элемент И, а также элемент ИЛИ, подключенный к выходам первого - четвертого элементов И, при этом выход входного амплитудного ограничителя подключен к первым выходам перемножителей первого и второго каналов, выход генератора опорного сигнала и выход фазовращателя на π/2 - соответственно ко вторым входам перемножителей первого и второго каналов, вторые входы первого и второго элементов И первого канала подключены соответственно к выходам второго формирователя импульсов и первого счетного триггера второго канала, вторые входы первого и второго элементов И второго канала - к выходам первого счетного триггера и второго формирователя импульсов первого канала, вторые входы третьего и четвертого элементов И одного канала подключены соответственно к выходам первого формирователя импульсов и второго счетного триггера другого канала, а также содержит последовательно соединенные первый дополнительный элемент И, входы которого подключены к выходам элементов ИЛИ первого и второго каналов, и дополнительный инвертор, второй и третий дополнительные элементы И, первые входы которых подключены к выходам элементов ИЛИ первого и второго каналов соответственно, а вторые входы - к выходу дополнительного инвертора, первый дополнительный элемент ИЛИ и знаковый триггер (имеется в заявляемом устройстве), входы которых подключены к выходам второго и третьего элементов И, N-разрядный реверсивный счетчик (имеется в заявляемом устройстве), блок управления (имеется в заявляемом устройстве), включенный между выходом генератора опорного сигнала и тактовым входом N-разрядного реверсивного счетчика, и содержащий последовательно соединенные триггер Шмидта (имеется в заявляемом устройстве), делитель частоты (имеется в заявляемом устройстве) и формирователь импульсов, (имеется в заявляемом устройстве), первый и второй n-входовые элементы И (имеются в заявляемом устройстве), входы которых подключены соответственно к прямым и инверсным выходам n старших разрядов N-разрядного реверсивного счетчика, управляющий триггер (имеется в заявляемом устройстве), входы которого подключены к выходам первого и второго n-входовых элементов И, реверсивный счетчик с ограничением счета (имеется в заявляемом устройстве), второй дополнительный элемент ИЛИ (имеется в заявляемом устройстве), входы которого подключены к выходам первого и второго n-входовых элементов И, четвертый дополнительный элемент И (имеется в заявляемом устройстве), входы которого подключены соответственно к выходам блока управления и второго дополнительного элемента ИЛИ, а выход - к тактовому входу реверсивного счетчика с ограничением счета, вход направления счета подключен к выходу управляющего триггера, а также блок согласования времен отсчетов (имеется в заявляемом устройстве), вход и тактовый вход которого подключены соответственно к выходам первого дополнительного элемента ИЛИ и блока управления, и последовательно соединенные регистр сдвига (имеется в заявляемом устройстве), вход и тактовый вход которого подключены соответственно к выходам блока управления и блока согласования времен отсчетов, мультиплексор, адресный вход которого подключен к выходу реверсивного счетчика с ограничением счета, являющимся выходом кода крутизны дискриминационной характеристики, выходы мультиплексора и блока согласования времени отсчета подключены соответственно к суммирующему и вычитающему входам N-разрядного реверсивного счетчика, входы установки блока согласования времени отсчетов, регистра сдвига, N-разрядного реверсивного счетчика, управляющего триггера, и реверсивного счетчика с ограничением счета являются входом установки цифрового частотного дискриминатора, выход знакового триггера - выходом знака, а выходы разрядов N-разрядного реверсивного счетчика - выходом цифрового частотного дискриминатора. The closest in technical essence and functionality is a digital frequency discriminator, which is a prototype (RF patent N 2040852, MKI 6 H 03 D 13/00, Bull. Inventory N 21, 1995), and which is a device containing an input amplitude a limiter (present in the inventive device), a series-connected generator (reference signal (present in the inventive device) and a phase shifter on π / 2 (available in the inventive device) and the first and second channels, each of which contains series-connected multiply b, the first counting trigger and the first element And connected in series to the first pulse shaper, the input of which is connected to the output of the first counting trigger, and the second element And, connected in series to the inverter, the input of which is connected to the output of the multiplier, the second counting trigger and the third element And, in series connected by a second pulse shaper, the input of which is connected to the output of the counting trigger, and the fourth element And, as well as the OR element, connected to the outputs of the first to fourth elements And, while the output the input amplitude limiter is connected to the first outputs of the multipliers of the first and second channels, the output of the reference signal generator and the output of the phase shifter by π / 2, respectively, to the second inputs of the multipliers of the first and second channels, the second inputs of the first and second elements of the first channel are connected respectively to the outputs of the second shaper pulses and the first counting trigger of the second channel, the second inputs of the first and second elements And the second channel to the outputs of the first counting trigger and the second driver of the first channel, the second inputs of the third and fourth AND elements of one channel are connected respectively to the outputs of the first pulse shaper and the second counting trigger of the other channel, and also contains the first additional AND element connected in series, the inputs of which are connected to the outputs of the OR elements of the first and second channels, and additional inverter, second and third additional AND elements, the first inputs of which are connected to the outputs of the OR elements of the first and second channels, respectively, and the second inputs to the output at an additional inverter, the first additional OR element and a sign trigger (available in the claimed device), the inputs of which are connected to the outputs of the second and third AND elements, an N-bit reversible counter (available in the claimed device), a control unit (available in the claimed device), connected between the output of the reference signal generator and the clock input of the N-bit reversible counter, and containing the Schmidt trigger (available in the inventive device) connected in series, a frequency divider (available in the inventive device device) and a pulse shaper (available in the claimed device), the first and second n-input elements AND (available in the claimed device), the inputs of which are connected respectively to the direct and inverse outputs of the n high-order bits of the N-bit reversible counter, a control trigger (available in the inventive device), the inputs of which are connected to the outputs of the first and second n-input elements AND, a reversible counter with a count restriction (available in the inventive device), a second additional OR element (available in the inventive device), the inputs of which are connected to the outputs of the first and second n-input elements And, the fourth additional element And (available in the inventive device), the inputs of which are connected respectively to the outputs of the control unit and the second additional element OR, and the output to the clock input of the reverse counter with counting restriction , the input of the direction of the account is connected to the output of the control trigger, as well as the block matching the timing of the samples (available in the inventive device), the input and clock input of which are connected respectively to the outputs of the first about an additional OR element and a control unit, and a shift register connected in series (available in the claimed device), the input and clock input of which are connected respectively to the outputs of the control unit and the block for matching the sampling times, a multiplexer whose address input is connected to the output of the reversible counter with account limitation being the output of the code of steepness of the discriminatory characteristic, the outputs of the multiplexer and the block matching the time of reference are connected respectively to the summing and subtracting in the moves of the N-bit reversible counter, the inputs of the installation of the unit for matching the sampling time, the shift register, the N-bit reversible counter, the control trigger, and the reverse counter with a count limit are the input of the digital frequency discriminator setting, the output of the sign trigger is the sign output, and the outputs of the N digits -bit reverse counter - output of a digital frequency discriminator.

Данное устройство обладает некоторыми недостатками, а именно низкой помехоустойчивостью, что выражается в увеличении количества аномальных ошибок при воздействии шума. Также недостатком является то, что изменение крутизны дискриминационной характеристики достигается изменением времени задержки в регистре сдвига за счет изменения числа элементов задержки, что приводит к дополнительному уменьшению относительной точности измерения частоты при малых значениях крутизны дискриминационной характеристики. Другой недостаток - возможные разрывы дискриминационной характеристики при переключении ее крутизны. This device has some disadvantages, namely low noise immunity, which translates into an increase in the number of abnormal errors when exposed to noise. Another disadvantage is that the change in the slope of the discriminating characteristic is achieved by changing the delay time in the shift register due to a change in the number of delay elements, which leads to an additional decrease in the relative accuracy of the frequency measurement at small slope values of the discriminating characteristic. Another drawback is the possible gaps in the discriminatory characteristic when switching its steepness.

Задача, стоящая перед изобретателем, заключается в повышении относительной точности измерения частоты при малых наклонах дискриминационной характеристики за счет сохранения длины регистра сдвига, повышении помехоустойчивости и возможности адаптивного изменения крутизны и формы дискриминационной характеристики. The challenge facing the inventor is to increase the relative accuracy of frequency measurement at small slopes of the discriminatory characteristics by maintaining the length of the shift register, increasing noise immunity and the possibility of adaptive changes in the slope and form of the discriminatory characteristic.

Технический результат изобретения заключается в увеличении помехоустойчивости, более полном использовании элементов памяти устройства во всех режимах обработки сигналов, и в возможности адаптивного изменения крутизны и формы дискриминационной характеристики. The technical result of the invention is to increase the noise immunity, a more complete use of the memory elements of the device in all modes of signal processing, and the possibility of adaptive changes in the slope and shape of the discriminatory characteristics.

Поставленный технический результат достигается тем, что в цифровой частотный дискриминатор, содержащий входной амплитудный ограничитель, вход которого соединен с шиной входных сигналов, генератор опорного сигнала, выход которого подключен к первому входу первого перемножителя непосредственно, а к первому входу второго перемножителя подключен через фазовращатель на π/2, вторые входы перемножителей объединены, первый знаковый триггер, выход которого подключен к выходной шине потенциала знака, триггер Шмидта, формирователь синхроимпульсов, входящий в состав блока управления, причем вход блока управления подключен к выходу генератора опорного сигнала, а его выход, являющийся выходом формирователя синхроимпульсов, подключен к объединенным тактовым входам блока согласования времен отсчетов, регистра сдвига, N-разрядного реверсивного счетчика, а также к первому входу двухвходового элемента И, выход блока согласования времен отсчетов подключен к суммирующему входу N-разрядного реверсивного счетчика и через регистр сдвига подключен к вычитающему входу N-разрядного реверсивного счетчика, первый и второй n-входовые элементы И, входы которых подключены соответственно к инверсным и прямым выходам п старших разрядов N-разрядного реверсивного счетчика, управляющий триггер, входы которого подключены соответственно к выходам первого и второго n-входовых элементов И, элемент ИЛИ, входы которого подключены к выходам первого и второго n-входовых элементов И, а выход подключен ко второму входу двухвходового элемента И, реверсивный счетчик с ограничением счета, тактовый вход которого подключен к выходу двухвходового элемента И, вход направления счета подключен к выходу управляющего триггера, а его выходы подключены к выходной шине кода крутизны дискриминационной характеристики, причем вход триггера Шмидта подключен к выходу входного амплитудного ограничителя, а его выход подключен ко вторым входам первого и второго перемножителей, введен блок устранения дребезга, имеющий два входа, подключенные соответственно к выходам первого и второго перемножителей, и содержащий два D-триггера и два формирователя импульсов, причем информационный вход первого D-триггера и вход первого формирователя импульсов подключены к выходу первого перемножителя, а информационный вход второго D-триггера и вход второго формирователя импульсов подключены к выходу второго перемножителя, выход первого формирователя импульсов соединен с тактовым входом второго D-триггера, выход второго формирователя импульсов соединен с тактовым входом первого D-триггера, а выходы первого и второго D-триггеров являются соответственно первым и вторым выходами блока устранения дребезга, второй выход блока устранения дребезга соединен с сигнальным входом блока согласования времен отсчетов, причем первый и второй выходы блока устранения дребезга подключены ко входам введенного блока усреднения знака, содержащего второй знаковый триггер, входы которого подключены к выходам блока устранения дребезга, а его выход подключен ко входу направления счета M-разрядного реверсивного счетчика с ограничением счета, тактовый вход которого подключен к выходу блока управления, к выходам M-разрядного реверсивного счетчика с ограничением счета подключен двоично-десятичный дешифратор, первый и 2M-й выходы которого подключены ко входам первого знакового триггера, в блок управления введен делитель частоты с изменяемым коэффициентом деления, вход которого подключен ко входу блока управления, а его выход подключен ко входу формирователя синхроимпульсов, а управляющие входы делителя частоты с изменяемым коэффициентом деления подключены к выходам реверсивного счетчика с ограничением счета, также введен блок изменения формы дискриминационной характеристики, содержащий регистр, компаратор кодов, постоянное запоминающее устройство и сумматор-вычитатель, причем параллельные входы данных регистра, первые входы компаратора кодов и адресные входы постоянного запоминающего устройства соответственно объединены и подключены к выходам реверсивного счетчика с ограничением счета, тактовый вход регистра подключен к выходу двухвходового элемента И, а его выходы соединены со вторыми входами компаратора кодов, выход компаратора кодов подключен к управляющему входу сумматора-вычитателя и к управляющему входу постоянного запоминающего устройства, знаковый адресный вход которого соединен с выходом первого знакового триггера, выходы постоянного запоминающего устройства соединены с первыми входами сумматора-вычитателя, вторые входы которого соединены с прямыми выходами N-разрядного реверсивного счетчика, при этом выходы сумматора-вычитателя соединены с выходной шиной устройства.The technical result is achieved by the fact that in the digital frequency discriminator containing the input amplitude limiter, the input of which is connected to the input signal bus, a reference signal generator whose output is connected directly to the first input of the first multiplier and connected to the first input of the second multiplier via π / 2, the second inputs of the multipliers are combined, the first sign trigger, the output of which is connected to the output bus of the sign potential, Schmidt trigger, sync pulse shaper ow, which is part of the control unit, and the input of the control unit is connected to the output of the reference signal generator, and its output, which is the output of the clock generator, is connected to the combined clock inputs of the block matching the timing of samples, shift register, N-bit reversible counter, as well as the first input of the two-input element And, the output of the block matching the time of the samples is connected to the summing input of the N-bit reverse counter and through the shift register is connected to the subtracting input of the N-bit reverse an actual counter, the first and second n-input AND elements, the inputs of which are connected respectively to the inverse and direct outputs of the n high-order bits of the N-bit reversible counter, the control trigger, the inputs of which are connected respectively to the outputs of the first and second n-input elements AND, the OR element the inputs of which are connected to the outputs of the first and second n-input elements And, and the output is connected to the second input of the two-input element And, a reversible counter with counting limitation, the clock input of which is connected to the output of the two-input element And, the input of the direction of the account is connected to the output of the control trigger, and its outputs are connected to the output bus of the steepness code of the discriminating characteristic, and the input of the Schmidt trigger is connected to the output of the input amplitude limiter, and its output is connected to the second inputs of the first and second multipliers, the elimination unit is introduced bounce, having two inputs connected respectively to the outputs of the first and second multipliers, and containing two D-flip-flops and two pulse shapers, and the information input of the first D- the trigger and the input of the first pulse shaper are connected to the output of the first multiplier, and the information input of the second D-trigger and the input of the second pulse shaper are connected to the output of the second multiplier, the output of the first pulse shaper is connected to the clock input of the second D-trigger, the output of the second pulse shaper is connected to the clock the input of the first D-flip-flop, and the outputs of the first and second D-flip-flops are respectively the first and second outputs of the chatter block, the second output of the chatter block with it is single with the signal input of the block matching the timing of samples, the first and second outputs of the block eliminating bounce connected to the inputs of the entered block averaging the sign containing the second sign trigger, the inputs of which are connected to the outputs of the block bounce, and its output is connected to the input direction of the account M-bit a counter with a counting limit, the clock input of which is connected to the output of the control unit, a binary-decimal decouple is connected to the outputs of an M-bit reversing counter with a counting limit ifrator first and M 2 -th outputs of which are connected to the inputs of the first flip-flop of the sign to the control unit introduced frequency divider with a variable division factor, whose input is connected to an input of the control unit, and its output is connected to an input of the clock and control inputs of the frequency divider with a variable division coefficient are connected to the outputs of a reversible counter with a count restriction; a block for changing the form of discriminatory characteristics is also introduced, containing a register, a code comparator, a constant a measuring device and an adder-subtracter, the parallel inputs of the register data, the first inputs of the code comparator and the address inputs of the read-only memory, respectively, are combined and connected to the outputs of the reversible counter with counting limitation, the clock input of the register is connected to the output of the two-input element And, and its outputs are connected to the second inputs of the code comparator, the output of the code comparator is connected to the control input of the adder-subtractor and to the control input of a permanent storage device, characters the second address input of which is connected to the output of the first sign trigger, the outputs of the read-only memory device are connected to the first inputs of the adder-subtracter, the second inputs of which are connected to the direct outputs of the N-bit reversible counter, while the outputs of the adder-subtractor are connected to the output bus of the device.

Технический результат обеспечивается за счет введения дополнительных узлов - блока устранения дребезга, блока усреднения знака, делителя частоты с изменяемым коэффициентом деления, блока изменения формы дискриминационной характеристики. Изменение схемы таким образом дает возможность адаптивного изменения крутизны и формы дискриминационной характеристики в зависимости от требуемой точности измерения разностной частоты, ее значения и знака расстройки, позволяет значительно повысить помехоустойчивость, полностью использовать элементы динамической памяти схемы при всех значениях крутизны дискриминационной характеристики, устранить возможность неоднозначного измерения частоты в случае скачкообразного изменения крутизны. Кроме того, выполнение схемы устройства полностью на цифровой элементной базе позволяет снизить аппаратурные затраты и габариты устройства, а также повысить его надежность. The technical result is ensured by the introduction of additional nodes — a chatter elimination block, a sign averaging block, a frequency divider with a variable division coefficient, and a shape change block of a discriminatory characteristic. Changing the circuit in this way makes it possible to adaptively change the slope and form of the discriminatory characteristic depending on the required accuracy of measuring the difference frequency, its value and sign of detuning, it can significantly increase the noise immunity, fully use the dynamic memory elements of the circuit for all values of the slope of the discriminating characteristic, and eliminate the possibility of ambiguous measurement frequency in case of abrupt change in slope. In addition, the implementation of the device circuit entirely on a digital element base allows to reduce hardware costs and dimensions of the device, as well as increase its reliability.

Проведенный анализ предложенного устройства, описывающего адаптивный цифровой частотный дискриминатор и сравнение его с аналогами (Лихарев В.А. Цифровые методы и устройства в радиолокации. - М.: Сов. Радио, 1973, с. 276, рис. 3.24, и авт. св. СССР N 1052093, МКИ6 G 01 S 13/58) и прототипом (патент РФ N 2040852, МПК6 H 03 D 13/00), позволяет сделать вывод о том, что предлагаемое изобретение соответствует критериям "новизна", "изобретательский уровень", "промышленная применимость".The analysis of the proposed device that describes the adaptive digital frequency discriminator and its comparison with analogues (Likharev V.A. Digital methods and devices in radar. - M .: Sov. Radio, 1973, p. 276, Fig. 3.24, and auth. . USSR N 1052093, MKI 6 G 01 S 13/58) and the prototype (RF patent N 2040852, IPC 6 H 03 D 13/00), it can be concluded that the invention meets the criteria of "novelty", "inventive step "," industrial applicability ".

На фиг. 1 представлена структурная схема адаптивного цифрового частотного дискриминатора. In FIG. 1 is a structural diagram of an adaptive digital frequency discriminator.

На фиг. 2 представлены две возможные формы дискриминационной характеристики (K1 и K2) с различной крутизной. In FIG. 2 shows two possible forms of discriminatory characteristics (K1 and K2) with different slopes.

На фиг. 3 представлены две возможные формы дискриминационной характеристики (K1 и K2) с изменением крутизны от знака расстройки. In FIG. Figure 3 shows two possible forms of discriminatory characteristics (K1 and K2) with a change in the steepness from the sign of detuning.

На фиг. 4 и 6 показаны возможные формы дискриминационной характеристики, иллюстрирующие работу блока изменения формы дискриминационной характеристики. In FIG. 4 and 6 show possible forms of discriminatory characteristics, illustrating the operation of the block changing the form of discriminatory characteristics.

На фиг. 5 и 7 показаны возможные формы дискриминационной характеристики, иллюстрирующие работу блока изменения формы дискриминационной характеристики с изменением значения кода разностной частоты в зависимости от знака расстройки. In FIG. Figures 5 and 7 show possible forms of discriminatory characteristics, illustrating the operation of the unit for changing the form of discriminatory characteristics with changing the value of the difference frequency code depending on the sign of the detuning.

Адаптивный цифровой частотный дискриминатор, структурная схема которого изображена на фиг. 1, содержит входной амплитудный ограничитель 1, вход которого соединен с шиной входных сигналов, генератор опорного сигнала 2, выход которого подключен к первому входу первого перемножителя 3 непосредственно, а к первому входу второго перемножителя 4 подключен через фазовращатель на π/2 5, вторые входы перемножителей 4 и 5 объединены, первый знаковый триггер 6, выход которого подключен к выходной шине потенциала знака, триггер Шмидта 7, формирователь синхроимпульсов 8, входящий в состав блока управления 9, причем вход блока управления подключен к выходу генератора опорного сигнала 2, а его выход, являющийся выходом формирователя синхроимпульсов 8, подключен к объединенным тактовым входам блока согласования времен отсчетов 10, регистра сдвига 11, N-разрядного реверсивного счетчика 12, а также к первому входу элемента И 13, причем выход блока согласования времен отсчетов 10 подключен к суммирующему входу N-разрядного реверсивного счетчика 12 и через регистр сдвига 11 подключен к вычитающему входу N-разрядного реверсивного счетчика 12, первый 14 и второй 15 n-входовые элементы И, входы которых подключены соответственно к инверсным и прямым выходам n старших разрядов N-разрядного реверсивного счетчика 12, управляющий триггер 16, входы которого подключены соответственно к выходам первого 14 и второго 15 n-входовых элементов И, элемент ИЛИ 17, входы которого подключены к выходам первого 14 и второго 15 n-входовых элементов И, а выход подключен ко второму входу элемента И 13, реверсивный счетчик с ограничением счета 18, тактовый вход которого подключен к выходу элемента И 13, вход направления счета подключен к выходу управляющего триггера 16, а его выходы подключены к выходной шине кода крутизны дискриминационной характеристики, причем вход триггера Шмидта 7 подключен к выходу входного амплитудного ограничителя 1, а его выход подключен ко вторым входам первого 3 и второго 4 перемножителей, введен блок устранения дребезга 19, имеющий два входа, подключенные соответственно к выходам первого 3 и второго 4 перемножителей, и содержащий два D-триггера 20 и 21 и два формирователя импульсов 22 и 23, причем информационный вход первого D-триггера 20 и вход первого формирователя импульсов 22 подключены к выходу первого перемножителя 3, а информационный вход второго D-триггера 21 и вход второго формирователя импульсов 23 подключены к выходу второго перемножителя 4, выход первого формирователя 22 импульсов соединен с тактовым входом второго D-триггера 21, выход второго формирователя импульсов 23 соединен с тактовым входом первого D-триггера 20, а выходы первого и второго D-триггеров 20 и 21 являются соответственно первым и вторым выходами блока устранения дребезга 19, второй выход которого соединен с сигнальным входом блока согласования времен отсчетов 10, причем первый и второй выходы блока устранения дребезга 19 подключены ко входам введенного блока усреднения знака 24, содержащего второй знаковый триггер 25, входы которого подключены к выходам блока устранения дребезга 19, а его выход подключен ко входу направления счета M-разрядного реверсивного счетчика с ограничением счета 26, тактовый вход которого подключен к выходу блока управления 8, к выходам M-разрядного реверсивного счетчика с ограничением счета 26 подключен двоично-десятичный дешифратор 27, первый и 2M-й выходы которого подключены ко входам первого знакового триггера 6, в блок управления 9 введен делитель частоты с изменяемым коэффициентом деления 28, вход которого подключен ко входу блока управления 9, а его выход подключен ко входу формирователя синхроимпульсов 8, а управляющие входы делителя частоты с изменяемым коэффициентом деления 28 подключены к выходам реверсивного счетчика с ограничением счета 18, также введен блок изменения формы дискриминационной характеристики 29, содержащий регистр 30, компаратор кодов 31, постоянного запоминающего устройства 32 и сумматор-вычитатель 33, причем параллельные входы данных регистра 30, первые входы компаратора кодов 31 и адресные входы постоянного запоминающего устройства 32 соответственно объединены и подключены к выходам реверсивного счетчика с ограничением счета 18, тактовый вход регистра 30 подключен к выходу элемента И 13, а его выходы соединены со вторыми входами компаратора кодов 31, выход компаратора кодов 31 подключен к управляющему входу сумматора-вычитателя 33 и к управляющему входу постоянного запоминающего устройства 32, знаковый адресный вход которого соединен с выходом первого знакового триггера 6, выходы постоянного запоминающего устройства 32 соединены с первыми входами сумматора-вычитателя 33, вторые входы которого соединены с прямыми выходами N-разрядного реверсивного счетчика 12, при этом выходы сумматора-вычитателя 33 соединены с выходной шиной устройства.An adaptive digital frequency discriminator, the block diagram of which is shown in FIG. 1, contains an input amplitude limiter 1, the input of which is connected to the input signal bus, a reference signal generator 2, the output of which is connected to the first input of the first multiplier 3 directly, and connected to the first input of the second multiplier 4 through a phase shifter at π / 2 5, the second inputs multipliers 4 and 5 are combined, the first sign trigger 6, the output of which is connected to the output bus of the sign potential, Schmidt trigger 7, the clock generator 8, which is part of the control unit 9, and the input of the control unit is connected to the output of the reference signal generator 2, and its output, which is the output of the clock generator 8, is connected to the combined clock inputs of the block for matching the time of samples 10, shift register 11, N-bit reversible counter 12, and also to the first input of element And 13, and the output block matching the time of samples 10 is connected to the summing input of the N-bit reversible counter 12 and through the shift register 11 is connected to the subtracting input of the N-bit reversing counter 12, the first 14 and second 15 n-input elements And, the inputs of which Connected respectively to the inverse and direct outputs of the n high-order bits of the N-bit reversible counter 12, the control trigger 16, whose inputs are connected to the outputs of the first 14 and second 15 n-input elements AND, the OR element 17, whose inputs are connected to the outputs of the first 14 and the second 15 n-input elements And, and the output is connected to the second input of the element And 13, a reverse counter with a restriction of count 18, the clock input of which is connected to the output of the element And 13, the input of the direction of the count is connected to the output of the control trigger 16, and e the outputs are connected to the output bus of the steepness code of a discriminatory characteristic, and the input of the Schmidt trigger 7 is connected to the output of the input amplitude limiter 1, and its output is connected to the second inputs of the first 3 and second 4 multipliers, a chatter elimination unit 19 is introduced, which has two inputs connected respectively to the outputs of the first 3 and second 4 multipliers, and containing two D-flip-flops 20 and 21 and two pulse shapers 22 and 23, and the information input of the first D-flip-flop 20 and the input of the first pulse shaper 22 are connected to the output of the first multiplier 3, and the information input of the second D-trigger 21 and the input of the second pulse shaper 23 are connected to the output of the second multiplier 4, the output of the first pulse shaper 22 is connected to the clock input of the second D-trigger 21, the output of the second pulse shaper 23 is connected to the clock the input of the first D-flip-flop 20, and the outputs of the first and second D-flip-flops 20 and 21 are, respectively, the first and second outputs of the block bounce 19, the second output of which is connected to the signal input of the block matching timing 10, the first and second outputs of the chatter elimination block 19 are connected to the inputs of the introduced averaging block of the sign 24 containing the second sign trigger 25, the inputs of which are connected to the outputs of the chatter elimination block 19, and its output is connected to the count direction input of the M-bit reversible counter with a count limit 26, the clock input of which is connected to the output of the control unit 8, to the outputs of the M-bit reversible counter with a count limit 26 a binary decimal decryptor 27 is connected, the first and 2 Mth outputs of which are connected the inputs to the first sign trigger 6, a frequency divider with a variable division ratio 28 is inserted into the control unit 9, the input of which is connected to the input of the control unit 9, and its output is connected to the input of the clock generator 8, and the control inputs of the frequency divider with a variable division ratio 28 connected to the outputs of the reversible counter with a count limit of 18, also introduced a block changing the form of discriminatory characteristics 29, containing a register 30, a comparator of codes 31, read-only memory 32 and the amount a torus subtractor 33, wherein the parallel inputs of the register data 30, the first inputs of the code comparator 31 and the address inputs of the read-only memory 32 are respectively combined and connected to the outputs of the reverse counter with account limit 18, the clock input of the register 30 is connected to the output of the And 13 element, and the outputs are connected to the second inputs of the code comparator 31, the output of the code comparator 31 is connected to the control input of the adder-subtractor 33 and to the control input of the read-only memory 32, the symbolic address input of which a connected to the output of the first sign flip-flop 6 outputs a read only memory 32 are connected to first inputs of the adder-subtractor 33, the second inputs of which are connected with the direct outputs N-bit down counter 12, the outputs-subtracter adder 33 connected to the output bus of the device.

Работает адаптивный цифровой частотный дискриминатор следующим образом. The adaptive digital frequency discriminator works as follows.

Перед началом работы блоки 10, 11, 12, 16, 18, 30 установлены в нулевое (начальное) состояние по шине установки нуля (начального состояния). Пусть на вход амплитудного ограничителя 1 поступает колебание, частота которого меньше частоты опорного колебания. Это колебание ограничивается по амплитуде и поступает на вход триггера Шмидта 7, на выходе которого формируются прямоугольные импульсы с частотой входного колебания и с логическими уровнями используемой цифровой элементной базы. Импульсы с выхода триггера Шмидта поступают на первые входы двух перемножителей 3 и 4. Каждый перемножитель представляет собой устройство вычитания частот импульсов (Гутников В.С. Интегральная электроника в измерительных устройствах. - Л.: Энергоатомиздат, 1988, 178 с. , рис. 6.9), которое реализовано на основе тактируемого D-триггера. На тактовые входы C триггеров подаются импульсы с выхода триггера Шмидта 7. На информационный вход D первого триггера 20 подаются импульсы опорной частоты с генератора опорного сигнала 2 непосредственно, а на информационный вход D второго триггера 21 - через фазовращатель 5 на π/2. На выходах перемножителей образуются прямоугольные колебания (меандр) с разностной частотой, причем фронт колебания на выходе первого перемножителя 3 опережает фронт колебания на выходе второго пере множителя 4 на π/2. Before starting work, blocks 10, 11, 12, 16, 18, 30 are set to zero (initial) state via the zero-setting bus (initial state). Let the input of the amplitude limiter 1 receives an oscillation whose frequency is less than the frequency of the reference oscillation. This oscillation is limited in amplitude and is fed to the input of a Schmidt trigger 7, at the output of which rectangular pulses are formed with the frequency of the input oscillation and with the logical levels of the digital element base used. The pulses from the Schmidt trigger output go to the first inputs of two multipliers 3 and 4. Each multiplier is a device for subtracting pulse frequencies (Gutnikov V.S. Integrated electronics in measuring devices. - L.: Energoatomizdat, 1988, 178 pp., Fig. 6.9 ), which is implemented on the basis of a clocked D-trigger. Pulses from the output of the Schmidt trigger 7 are supplied to the clock inputs C of the triggers. The pulses of the reference frequency from the reference signal generator 2 are supplied directly to the information input D of the first trigger 20, and to the information input D of the second trigger 21 through the phase shifter 5 to π / 2. At the outputs of the multipliers, rectangular oscillations (meander) are formed with a difference frequency, and the oscillation front at the output of the first multiplier 3 is ahead of the oscillation front at the output of the second multiplier 4 by π / 2.

С выходов первого и второго перемножителей прямоугольные импульсы разностной частоты поступают соответственно на входы первого D-триггера 20 и первого формирователя 22 импульсов и на входы второго D-триггера 21 и второго формирователя 23 импульсов блока устранения дребезга 19. Формирователи импульсов 22 и 23 вырабатывают короткие импульсы по фронтам и спадам прямоугольных импульсов разностной частоты. Импульсы с выхода первого формирователя 22 импульсов поступают на тактовый вход второго D-триггера 21, с выхода второго формирователя 23 импульсов - на тактовый вход первого D-триггера 20. В результате работы схемы устранения дребезга на ее выходе вырабатываются импульсы разностной частоты, у которых устранен дребезг фронтов, который может возникать из-за воздействия шумов на входе цифрового частотного дискриминатора. From the outputs of the first and second multipliers, rectangular pulses of difference frequency are respectively supplied to the inputs of the first D-flip-flop 20 and the first pulse shaper 22 and to the inputs of the second D-flip-flop 21 and the second pulse shaper 23 of the chatter eliminating block 19. The pulse shapers 22 and 23 generate short pulses along the fronts and decays of rectangular pulses of difference frequency. Pulses from the output of the first driver 22 pulses are fed to the clock input of the second D-flip-flop 21, from the output of the second driver 23 pulses are fed to the clock input of the first D-flip-flop 20. As a result of the bounce elimination circuit, differential frequency pulses are generated at its output, which eliminated bounce of fronts, which may occur due to the influence of noise at the input of the digital frequency discriminator.

С выходов блока устранения дребезга импульсы разностной частоты поступают на входы второго знакового D-триггера 25 блока 24 усреднения знака. Предположим, что верхний по схеме вход второго знакового D-триггера 25 является тактовым входом, а нижний - информационным. Тогда этот триггер будет работать как фазовый компаратор. На его прямом выходе появится нулевой потенциал знака, так как фронт импульса на тактовом входе данного триггера появляется в тот момент, когда на его информационном входе присутствует низкий логический уровень. Потенциал знака с выхода второго знакового D-триггера 25 поступает на вход направления счета M-разрядного реверсивного счетчика 26 с ограничением счета, тактовый вход которого подключен к выходу блока 9 управления. M-разрядный реверсивный счетчик 26 с ограничением счета в таком случае работает в режиме вычитания. Код с выходов M-разрядного реверсивного счетчика 26 с ограничением счета поступает на входы двоично-десятичного дешифратора 27, который имеет 2M выходов. При отсутствии шумов в установившемся режиме высокий логический уровень будет присутствовать на первом выходе двоично-десятичного дешифратора 27, соответствующем десятичному числу 0. На остальных выходах присутствует низкий логический уровень. С первого и 2M-го выходов двоично-десятичного дешифратора 27 логические уровни поступают на входы первого знакового триггера 6. В качестве знакового триггера 6 используется RS-триггер. Если верхний по схеме вход триггера - вход сброса R, то на выходе знакового триггера 6 будет присутствовать низкий потенциал знака.From the outputs of the chatter elimination unit, difference-frequency pulses arrive at the inputs of the second signed D-flip-flop 25 of the sign averaging unit 24. Suppose that the top input of the second sign D-flip-flop 25 is a clock input, and the bottom is an information input. Then this trigger will work as a phase comparator. At its direct output, a sign potential of zero will appear, since the pulse front at the clock input of this trigger appears at the moment when a low logic level is present at its information input. The potential of the sign from the output of the second significant D-flip-flop 25 goes to the input of the count direction of the M-bit reversible counter 26 with counting limitation, whose clock input is connected to the output of the control unit 9. The M-bit reversible counter 26 with counting restriction then operates in the subtraction mode. The code from the outputs of the M-bit reversible counter 26 with the restriction of the count goes to the inputs of the binary decimal decoder 27, which has 2 M outputs. If there is no noise in the steady state, a high logic level will be present at the first output of the binary decimal decoder 27, corresponding to the decimal number 0. The remaining outputs have a low logic level. From the first and 2 Mth outputs of the binary decimal decoder 27, the logic levels are fed to the inputs of the first sign trigger 6. An RS trigger is used as the sign trigger 6. If the trigger input is the reset input R, then the sign potential trigger 6 will have a low sign potential.

Если на входе входного амплитудного ограничителя 1 присутствует колебание, частота которого больше частоты опорного колебания, фронт колебания на выходе второго перемножителя 4 опережает фронт колебания на выходе первого перемножителя 3 на π/2. Вследствие этого на выходе второго знакового триггера 25 устанавливается высокий логический уровень, M-разрядный реверсивный счетчик 26 с ограничением счета работает в режиме суммирования, высокий потенциал устанавливается только на 2M-м выходе двоично-десятичного дешифратора 27, а потенциал знака на выходе первого знакового триггера 6 примет высокое значение.If there is an oscillation at the input of the input amplitude limiter 1, the frequency of which is greater than the frequency of the reference oscillation, the oscillation front at the output of the second multiplier 4 is ahead of the oscillation front at the output of the first multiplier 3 by π / 2. As a result, the output of the second sign trigger 25 is set to a high logic level, the M-bit reversible counter 26 with counting restriction operates in the accumulation mode, the high potential is set only at the 2 Mth output of the binary decimal decoder 27, and the sign potential at the output of the first sign trigger 6 will take on a high value.

При действии на входе адаптивного цифрового частотного дискриминатора аддитивной смеси полезного колебания с белым шумом процесс определения знака расстройки протекает следующим образом. Предположим, что на входе входного амплитудного ограничителя 1 совместно с белым шумом присутствует колебание, частота которого больше частоты опорного колебания, вследствие чего фронт колебания на выходе второго перемножителя 4 опережает фронт колебания на выходе первого перемножителя 3 на π/2. Из-за воздействия шумов у прямоугольных колебаний разностной частоты появляются краевые искажения (флюктуации фазы) и дребезг фронтов, который в определенной степени устраняется в блоке устранения дребезга 19. Далее вследствие краевых искажений, а также из-за возможного при малых отношениях сигнал/шум неполного устранения дребезга фронтов возможны кратковременные сбои в работе второго знакового D-триггера 25. Далее эти сбои (ошибки определения знака) в определенной степени могут быть устранены с помощью временного усреднения знака, которое производится в M-разрядном реверсивном счетчике 26 с ограничением счета. При кратковременных сбоях знака высокий логический уровень будет кратковременно появляться не только на первом, но и на других выходах двоично-десятичного дешифратора 27. Причем, чем ближе по номеру выход к первому выходу, тем чаще на нем будет кратковременно появляться высокий логический уровень. Однако это не приведет к изменению состояния первого знакового триггера 6. Если же отношение сигнал/шум будет уменьшаться, то при некотором критическом уровне высокий логический уровень может появиться на 2M-м выходе двоично-десятичного дешифратора 27. Это приведет к аномальной ошибке определения знака. При отношении сигнал/шум выше некоторого критического значения потенциал знака на выходе знакового триггера 6 будет неизменным при постоянном знаке расстройки.When acting on the input of the adaptive digital frequency discriminator of an additive mixture of useful vibration with white noise, the process of determining the sign of the detuning proceeds as follows. Suppose that at the input of the input amplitude limiter 1, together with white noise, there is an oscillation whose frequency is greater than the frequency of the reference oscillation, as a result of which the oscillation front at the output of the second multiplier 4 is ahead of the oscillation front at the output of the first multiplier 3 by π / 2. Due to the influence of noise, the rectangular oscillations of the difference frequency appear edge distortions (phase fluctuations) and front bounce, which is eliminated to a certain extent in the block bounce 19. Further, due to edge distortions, and also because of the incomplete signal-to-noise ratio at small ratios to eliminate the bounce of the fronts, short-term malfunctions in the operation of the second sign D-flip-flop 25 are possible. Further, these malfunctions (errors in determining the sign) can be eliminated to a certain extent by temporarily averaging the sign, which The second is performed in the M-bit reversible counter 26 with a count restriction. In case of short-term malfunctions of the sign, a high logical level will appear briefly not only on the first, but also on other outputs of the binary decimal decoder 27. Moreover, the closer the output is to the first output, the more often the high logical level will appear on it. However, this will not lead to a change in the state of the first sign trigger 6. If the signal-to-noise ratio decreases, then at some critical level, a high logic level may appear at the 2 Mth output of the binary decimal decoder 27. This will lead to an anomalous error in determining the sign . When the signal-to-noise ratio is above a certain critical value, the sign potential at the output of the sign trigger 6 will be unchanged with a constant sign of detuning.

Разрядность M-разрядного реверсивного счетчика с ограничением счета 26 зависит от необходимого времени усреднения знака в блоке усреднения знака 24. Значение M может определяться (изменяться) исходя из реальной помеховой обстановки, из скорости изменения частоты на входе блока усреднения знака, а также требуемой вероятности ошибки определения знака. The bit depth of the M-bit reversible counter with a count limit of 26 depends on the required sign averaging time in the sign averaging block 24. The value of M can be determined (changed) based on the actual noise situation, the rate of change of the frequency at the input of the sign averaging block, and the required error probability sign definitions.

Прямоугольные колебания опорной частоты с генератора 2 опорного сигнала поступают также на блок управления 9. Блок управления содержит делитель частоты 28 с изменяемым коэффициентом деления и формирователь 8 синхроимпульсов. Коэффициент деления делителя частоты с изменяемым коэффициентом деления 28 зависит от кода крутизны дискриминационной характеристики, который подается с выхода реверсивного счетчика с ограничением счета 18. С выхода делителя частоты с изменяемым коэффициентом деления 28 импульсы тактовой частоты поступают на формирователь 8 синхроимпульсов, который вырабатывает синхроимпульсы, имеющие разные длительности и времена задержек относительно фронта импульса тактовой частоты. Синхроимпульсы поступают на шину синхроимпульсов. Rectangular oscillations of the reference frequency from the generator 2 of the reference signal are also sent to the control unit 9. The control unit contains a frequency divider 28 with a variable division ratio and a shaper 8 of the clock pulses. The dividing factor of a frequency divider with a variable dividing coefficient 28 depends on the steepness code of the discriminating characteristic, which is supplied from the output of the reversing counter with a count limit of 18. From the output of the frequency divider with a variable dividing factor 28, the clock pulses are fed to the clock generator 8, which generates clock pulses having different durations and delay times relative to the front of the clock pulse. The clock pulses arrive at the clock bus.

Импульсы разностной частоты поступают с выхода D-триггера 21 блока устранения дребезга 19 на вход блока согласования времен отсчетов 10, в котором происходит синхронизация входных асинхронных импульсов разностной частоты с синхроимпульсами тактовой частоты. При этом максимальная разностная частота импульсов на входе блока согласования времен отсчетов 10 может быть ниже частоты тактовых импульсов. В блоке согласования времен отсчетов 10 происходит также формирование импульсов необходимой длительности. Полученные импульсы разностной частоты поступают на вход регистра сдвига 11 и на суммирующий вход N-разрядного реверсивного счетчика 12. Через время задержки Tзад импульсы поступают на вычитающий вход N-разрядного реверсивного счетчика 12. При этом реализуется алгоритм работы вычисления кода частоты "скользящее окно". В результате работы этого алгоритма на прямых выходах N-разрядного реверсивного счетчика 12 в динамическом режиме будет храниться код, соответствующий значению разностной частоты. N-разрядный реверсивный счетчик 12 имеет прямой и инверсный выходы каждого из N разрядов. Необходимое число разрядов N-разрядного реверсивного счетчика 12 зависит от требуемой точности измерения частоты и от длины (количества ячеек) регистра сдвига 11, которая должна быть не больше 2N.The differential frequency pulses come from the output of the D-flip-flop 21 of the chatter elimination block 19 to the input of the sampling time matching unit 10, in which the input asynchronous difference-frequency pulses are synchronized with clock clocks. In this case, the maximum difference frequency of the pulses at the input of the block matching the time of samples 10 may be lower than the frequency of the clock pulses. In the block matching the timing of samples 10, the formation of pulses of the required duration also occurs. The received pulses of the differential frequency are fed to the input of the shift register 11 and to the summing input of the N-bit reversible counter 12. After a delay time T back pulses are fed to the subtracting input of the N-bit reversible counter 12. In this case, the algorithm for calculating the frequency code “sliding window” is implemented . As a result of the operation of this algorithm, the code corresponding to the value of the difference frequency will be stored in the dynamic outputs of the N-bit reversible counter 12 in dynamic mode. The N-bit reversible counter 12 has direct and inverse outputs of each of the N digits. The required number of bits of the N-bit reversible counter 12 depends on the required accuracy of the frequency measurement and on the length (number of cells) of the shift register 11, which should be no more than 2 N.

Автоматическое изменение крутизны дискриминационной характеристики происходит следующим образом. Пусть в начальный момент времени реверсивный счетчик с ограничением счета 18 установлен в такое состояние, что код на его выходе имеет максимальное значение, а управляющий триггер 16 установлен в такое состояние, что на входе направления счета реверсивного счетчика с ограничением счета 18 управляющее напряжение соответствует направлению счета в сторону увеличения выходного кода. Условимся также, что разностная частота существенно меньше тактовой частоты. Тогда на всех инверсных выходах n старших разрядов N-разрядного реверсивного счетчика 12 будет присутствовать высокий логический уровень. Вследствие этого на выходе первого n-входового элемента И 14 и на выходе элемента ИЛИ 17 будет также присутствовать высокий логический уровень, а на выходе второго n-входового элемента И 15 будет присутствовать низкий логический уровень. При этом на выходе элемента И 13 и на тактовом входе реверсивного счетчика с ограничением счета 18 будут присутствовать импульсы тактовой частоты, поступающие с блока 9 управления. Данные импульсы будут подтверждать максимальное значение кода крутизны дискриминационной характеристики. Максимальный код на шине кода крутизны дискриминационной характеристики соответствует максимальному коэффициенту деления частоты делителя 28 частоты с изменяемым коэффициентом деления. При этом тактовая частота принимает свое минимальное значение. Вследствие того, что время задержки Tзад регистра сдвига 11 зависит обратно пропорционально от частоты поступающих на его тактовый вход импульсов, время задержки будет максимальным. Максимальное время задержки регистра сдвига 11 соответствует максимальной крутизне дискриминационной характеристики.Automatic change in the steepness of the discriminatory characteristics is as follows. Suppose that at the initial moment of time, the reversible counter with counting limit 18 is set in such a state that the code at its output has the maximum value, and the control trigger 16 is set in such a state that at the input of the counting direction of the counting counter with counting limit 18, the control voltage corresponds to the counting direction in the direction of increasing the output code. We also agree that the difference frequency is significantly less than the clock frequency. Then, at all inverse outputs of the n high-order bits of the N-bit reverse counter 12, a high logic level will be present. As a result, the output of the first n-input element And 14 and the output of the OR element 17 will also have a high logic level, and the output of the second n-input element And 15 will have a low logic level. At the same time, at the output of the element And 13 and at the clock input of the reversible counter with a restriction of count 18, there will be clock pulses from the control unit 9. These pulses will confirm the maximum value of the slope code of the discriminating characteristic. The maximum code on the code bus of the slope of the discriminating characteristic corresponds to the maximum frequency division coefficient of the frequency divider 28 with a variable division coefficient. In this case, the clock frequency takes its minimum value. Due to the fact that the delay time T back of the shift register 11 depends inversely on the frequency of the pulses arriving at its clock input, the delay time will be maximum. The maximum delay time of the shift register 11 corresponds to the maximum slope of the discriminating characteristic.

Число входов n-входовых элементов И 14, 15 должно быть меньше числа разрядов N-разрядного реверсивного счетчика, т.е. n < N. Чем меньше n, тем меньшее отклонение частоты требуется для переключения кода крутизны ДХ. The number of inputs of n-input elements AND 14, 15 should be less than the number of bits of an N-bit reversible counter, i.e. n <N. The smaller n is, the smaller the frequency deviation is required to switch the DX slope code.

Предположим теперь, что разностная частота увеличилась настолько, что на некоторых инверсных выходах n старших разрядов N-разрядного реверсивного счетчика 12 будет присутствовать низкий логический уровень. В этом случае на выходах первого 14 и второго 15 n-входовых элементов И будет низкий логический уровень. Поступление импульсов на тактовый вход реверсивного счетчика с ограничением счета 18 прекратится. При этом состояния реверсивного счетчика с ограничением счета 18 и управляющего триггера 16 не изменятся. Suppose now that the difference frequency has increased so that a low logic level is present at some inverse outputs of the n high-order bits of the N-bit reversible counter 12. In this case, the outputs of the first 14 and second 15 n-input elements And there will be a low logic level. The receipt of pulses at the clock input of the reversible counter with the restriction of count 18 will stop. In this case, the status of the reverse counter with the restriction of the account 18 and the control trigger 16 will not change.

При дальнейшем увеличении разностной частоты наступит момент, когда на всех прямых выходах n старших разрядов N-разрядного реверсивного счетчика 12 появится высокий логический уровень. Тогда на входе второго n-входового элемента И 15 появится высокий логический уровень, на выходе управляющего триггера 16 появится низкий логический уровень, что переведет реверсивный счетчик с ограничением счета 18 в состояние счета на уменьшение, а это эквивалентно уменьшению кода крутизны дискриминационной характеристики. При этом тактовая частота будет увеличиваться, а время задержки регистра сдвига 11 и крутизна дискриминационной характеристики уменьшаться. При наступлении момента, когда на прямом выходе N-го разряда N-разрядного реверсивного счетчика 12 появится низкий потенциал, уменьшение крутизны прекратится. Если разностная частота будет равна или больше максимальной тактовой частоты, то код крутизны примет свое минимальное значение, тактовая частота - максимальное значение, а крутизна дискриминационной характеристики будет оставаться минимальной. With a further increase in the difference frequency, the moment will come when a high logic level appears on all direct outputs of the n high-order bits of the N-bit reversible counter 12. Then a high logic level will appear at the input of the second n-input element And 15, a low logic level will appear at the output of the control trigger 16, which will translate the counter with the restriction of the count 18 to the count state to decrease, and this is equivalent to decreasing the steepness code of the discriminatory characteristic. In this case, the clock frequency will increase, and the delay time of the shift register 11 and the steepness of the discriminatory characteristics will decrease. When the moment comes when a low potential appears at the direct output of the Nth discharge of the N-bit reversible counter 12, the decrease in slope will stop. If the difference frequency is equal to or greater than the maximum clock frequency, the steepness code will take its minimum value, the clock frequency will be the maximum value, and the steepness of the discriminating characteristic will remain minimal.

При последующем уменьшении разностной частоты крутизна дискриминационной характеристики будет увеличиваться аналогичным образом. Если разностная частота будет стремиться к нулю, то от некоторого ее значения до нулевого код крутизны будет сохранять свое максимальное значение, тактовая частота - минимальное значение, а крутизна дискриминационной характеристики будет оставаться максимальной. With a subsequent decrease in the difference frequency, the steepness of the discriminatory characteristic will increase in a similar way. If the difference frequency tends to zero, then from some of its values to zero, the slope code will retain its maximum value, the clock frequency will be the minimum value, and the slope of the discriminating characteristic will remain maximum.

На вход регистра 30 блока изменения формы дискриминационной характеристики 29 поступает код крутизны дискриминационной характеристики с шины кода крутизны дискриминационной характеристики. Код крутизны записывается в этот регистр по фронту импульса на его тактовом входе, поданного с выхода элемента И 13. Таким образом, на входы компаратора кодов 31 подаются два значения кода крутизны дискриминационной характеристики - предыдущее и текущее. Если предыдущее значение кода крутизны меньше, чем текущее, то крутизна дискриминационной характеристики увеличилась, и на выходе компаратора кодов 31 появляется логический уровень, переводящий сумматор-вычитатель 33 в режим вычитания. Соответственно, если крутизна дискриминационной характеристики уменьшилась, то на выходе компаратора кодов 31 появляется логический уровень, переводящий сумматор-вычитатель 33 в режим суммирования. На второй вход сумматора-вычитателя 33 подается код разностной частоты с прямых выходов N-разрядного реверсивного счетчика 12, на первый вход - код с выхода постоянного запоминающего устройства 32. В постоянном запоминающем устройстве хранятся коды, с которыми производятся операции суммирования или вычитания в зависимости от текущего и предыдущего значений кодов крутизны дискриминационной характеристики и от знака расстройки. Выход сумматора-вычитателя 33 является выходом адаптивного цифрового частотного дискриминатора. To the input of the register 30 of the block changing the form of discriminatory characteristics 29 receives the code of the steepness of the discriminatory characteristics from the bus code of the steepness of the discriminatory characteristics. The slope code is written to this register along the edge of the pulse at its clock input, supplied from the output of element And 13. Thus, two values of the slope code of the discriminatory characteristic — the previous and the current — are fed to the inputs of the code comparator 31. If the previous value of the steepness code is less than the current, then the steepness of the discriminatory characteristic has increased, and a logic level appears at the output of the code comparator 31, putting the adder-subtracter 33 into subtraction mode. Accordingly, if the steepness of the discriminatory characteristic has decreased, then at the output of the code comparator 31 a logical level appears, putting the adder-subtracter 33 into the summation mode. At the second input of the adder-subtractor 33, a difference frequency code is supplied from the direct outputs of the N-bit reversible counter 12, and at the first input, a code from the output of the read-only memory 32. The read-only memory stores codes with which the operations of summing or subtracting are performed, depending on the current and previous values of the steepness codes of the discriminatory characteristics and from the sign of detuning. The output of the adder-subtractor 33 is the output of an adaptive digital frequency discriminator.

Таким образом, предлагаемый адаптивный цифровой частотный дискриминатор изменяет крутизну дискриминационной характеристики в зависимости от положения входной частоты на частотной оси относительно опорной и от знака расстройки. При этом дискриминационной характеристики может иметь требуемую погрешность оценки частоты расстройки в центре дискриминационной характеристики. Достижение малых значений погрешности ограничено максимально допустимым временем измерения частоты, которое в свою очередь ограничено максимальной скоростью изменения частоты входного сигнала. Данный цифровой частотный дискриминатор может при этом иметь необходимое значение максимальной разностной частоты, которое зависит от числа значений крутизны дискриминационной характеристики и от ее минимального значения. Thus, the proposed adaptive digital frequency discriminator changes the slope of the discriminatory characteristic depending on the position of the input frequency on the frequency axis relative to the reference and the sign of the detuning. Moreover, the discriminatory characteristic may have the required error in estimating the frequency of detuning at the center of the discriminatory characteristic. Achieving small error values is limited by the maximum allowable frequency measurement time, which in turn is limited by the maximum rate of change of the input signal frequency. In this case, this digital frequency discriminator may have the necessary value of the maximum difference frequency, which depends on the number of values of the steepness of the discriminatory characteristic and on its minimum value.

Технико-экономическая эффективность предложенного адаптивного цифрового частотного дискриминатора оценивается следующим образом. Пусть погрешность оценки частоты расстройки в случае минимальной крутизны дискриминационной характеристики определяется полосой частот Δf, приходящейся на один младший разряд реверсивного счетчика. В этом случае погрешность оценки частоты определяется среднеквадратическим отклонением

Figure 00000002
Данная погрешность суммируется с погрешностью оценки частоты, связанной с воздействием шума.The technical and economic efficiency of the proposed adaptive digital frequency discriminator is evaluated as follows. Let the error in estimating the frequency of detuning in the case of the minimum steepness of the discriminatory characteristic be determined by the frequency band Δf per one least significant bit of the reverse counter. In this case, the error in the estimation of the frequency is determined by the standard deviation
Figure 00000002
This error is combined with the error of the frequency estimate associated with the effect of noise.

Пусть при максимальной крутизне дискриминационной характеристики полоса частот, приходящаяся на один разряд, равна Δ f/K, где K > 1 - коэффициент деления делителя частоты с изменяемым коэффициентом деления. В этом случае погрешность оценки частоты, определяемая среднеквадратическим отклонением, составит

Figure 00000003
Видно, что погрешность оценки частоты в предлагаемом адаптивном цифровом частотном дискриминаторе в области малых расстроек может быть в K раз меньше, чем в аналогах. При этом в отличие от прототипа исключены возможные разрывы дискриминационной характеристики при переключении ее крутизны.Suppose that at the maximum steepness of the discriminatory characteristic, the frequency band per one discharge is Δ f / K, where K> 1 is the dividing factor of the frequency divider with a variable dividing coefficient. In this case, the error in the estimation of the frequency, determined by the standard deviation, will be
Figure 00000003
It is seen that the error in estimating the frequency in the proposed adaptive digital frequency discriminator in the field of small detunings can be K times smaller than in analogues. In this case, unlike the prototype, possible gaps in the discriminatory characteristics when switching its steepness are excluded.

Claims (1)

Адаптивный цифровой частотный дискриминатор, содержащий входной амплитудный ограничитель, вход которого соединен с шиной входных сигналов, генератор опорного сигнала, выход которого подключен к первому входу первого перемножителя непосредственно, а к первому входу второго перемножителя подключен через фазовращатель на π/2, вторые входы перемножителей объединены, первый знаковый триггер, выход которого подключен к выходной шине потенциала знака, триггер Шмидта, формирователь синхроимпульсов, входящий в состав блока управления, причем вход блока управления подключен к выходу генератора опорного сигнала, а его выход, являющийся выходом формирователя синхроимпульсов, подключен к объединенным тактовым входам блока согласования времен отсчетов, регистра сдвига, N-разрядного реверсивного счетчика, а также к первому входу элемента И, выход блока согласования времен отсчетов подключен к суммирующему входу N-разрядного реверсивного счетчика и через регистр сдвига подключен к вычитающему входу N-разрядного реверсивного счетчика, первый и второй n-входовые элементы И, входы которых подключены соответственно к инверсным и прямым выходам n старших разрядов N-разрядного реверсивного счетчика, управляющий триггер, входы которого подключены соответственно к выходам первого и второго n-входовых элементов И, элемент ИЛИ, входы которого подключены к выходам первого и второго n-входовых элементов И, а выход подключен ко второму входу элемента И, реверсивный счетчик с ограничением счета, тактовый вход которого подключен к выходу элемента И, вход направления счета подключен к выходу управляющего триггера, а его выходы подключены к выходной шине кода крутизны дискриминационной характеристики, отличающийся тем, что вход триггера Шмидта подключен к выходу входного амплитудного ограничителя, а его выход подключен ко вторым входам первого и второго перемножителей, введен блок устранения дребезга, имеющий два входа, подключенные соответственно к выходам первого и второго перемножителей, и содержащий два D-триггера и два формирователя импульсов, причем информационный вход первого D-триггера и вход первого формирователя импульсов подключены к выходу первого перемножителя, а информационный вход второго D-триггера и вход второго формирователя импульсов подключены к выходу второго перемножителя, выход первого формирователя импульсов соединен с тактовым входом второго D-триггера, выход второго формирователя импульсов соединен с тактовым входом первого D-триггера, а выходы первого и второго D-триггеров являются соответственно первым и вторым выходами блока устранения дребезга, второй выход блока устранения дребезга соединен с сигнальным входом блока согласования времен отсчетов, причем первый и второй выходы блока устранения дребезга подключены ко входам введенного блока усреднения знака, содержащего второй знаковый триггер, входы которого подключены к выходам блока устранения дребезга, а его выход подключен ко входу направления счета М-разрядного реверсивного счетчика с ограничением счета, тактовый вход которого подключен к выходу блока управления, к выходам М-разрядного реверсивного счетчика с ограничением счета подключен двоично-десятичный дешифратор, первый и второй выходы которого подключены ко входам первого знакового триггера, в блок управления введен делитель частоты с изменяемым коэффициентом деления, вход которого подключен ко входу блока управления, а его выход подключен ко входу формирователя синхроимпульсов, а управляющие входы делителя частоты с изменяемым коэффициентом деления подключены к выходам реверсивного счетчика с ограничением счета, также введен блок изменения формы дискриминационной характеристики, содержащий регистр, компаратор кодов, постоянное запоминающее устройство и сумматор-вычитатель, причем параллельные входы данных регистра, первые входы компаратора кодов и адресные входы постоянного запоминающего устройства соответственно объединены и подключены к выходам реверсивного счетчика с ограничением счета, тактовый вход регистра подключен к выходу элемента И, а его выходы соединены со вторыми входами компаратора кодов, выход компаратора кодов подключен к управляющему входу сумматора-вычитателя и к управляющему входу постоянного запоминающего устройства, знаковый адресный вход которого соединен с выходом первого знакового триггера, выходы постоянного запоминающего устройства соединены с первыми входами сумматора-вычитателя, вторые входы которого соединены с прямыми выходами N-разрядного реверсивного счетчика, при этом выходы сумматора-вычитателя соединены с выходной шиной устройства. An adaptive digital frequency discriminator containing an input amplitude limiter, the input of which is connected to the input signal bus, a reference signal generator, the output of which is connected directly to the first input of the first multiplier, and connected to the first input of the second multiplier via a phase shifter at π / 2, the second inputs of the multipliers are combined , the first sign trigger, the output of which is connected to the output bus of the sign potential, Schmidt trigger, a clock generator, which is part of the control unit, the input of the control unit is connected to the output of the reference signal generator, and its output, which is the output of the clock generator, is connected to the combined clock inputs of the block for matching the sampling times, shift register, N-bit reversible counter, as well as to the first input of the element And, the output of the block of time matching of samples connected to the summing input of the N-bit reversible counter and through the shift register connected to the subtracting input of the N-bit reversible counter, the first and second n-input elements AND, the inputs to of which are connected respectively to the inverse and direct outputs of the n high-order bits of the N-bit reversible counter, a control trigger, the inputs of which are connected respectively to the outputs of the first and second n-input elements AND, the OR element, whose inputs are connected to the outputs of the first and second n-input elements And, and the output is connected to the second input of the And element, a reversible counter with a count limit, the clock input of which is connected to the output of the And element, the input of the count direction is connected to the output of the control trigger, and its outputs are connected to the output bus of the code of steepness of a discriminatory characteristic, characterized in that the input of the Schmidt trigger is connected to the output of the input amplitude limiter, and its output is connected to the second inputs of the first and second multipliers, a chatter elimination unit is introduced, which has two inputs connected respectively to the outputs of the first and the second multipliers, and containing two D-flip-flops and two pulse shapers, the information input of the first D-flip-flop and the input of the first pulse shaper are connected to the output of the first multiplier, and the information input of the second D-flip-flop and the input of the second pulse shaper are connected to the output of the second multiplier, the output of the first pulse shaper is connected to the clock input of the second D-trigger, the output of the second pulse shaper is connected to the clock input of the first D-trigger, and the outputs of the first and the second D-flip-flops are, respectively, the first and second outputs of the chatter elimination unit, the second output of the chatter elimination unit is connected to the signal input of the sample timing matching unit, the first and the second outputs of the chatter elimination unit are connected to the inputs of the introduced averaging unit of the character containing the second sign trigger, the inputs of which are connected to the outputs of the chatter elimination unit, and its output is connected to the count direction input of the M-bit reversible counter with counting limitation, the clock input of which is connected to the output of the control unit, to the outputs of the M-bit reversible counter with counting limitation, a binary decimal decoder is connected, the first and second outputs of which are connected to the inputs of the first sign of the trigger, a frequency divider with a variable division ratio is inserted into the control unit, the input of which is connected to the input of the control unit, and its output is connected to the input of the clock generator, and the control inputs of the frequency divider with a variable division coefficient are connected to the outputs of the counter with counting limitation, also a block has been introduced to change the form of discriminatory characteristics, containing a register, a code comparator, read-only memory and a subtractor-adder, with parallel inputs given of the register, the first inputs of the code comparator and the address inputs of the read-only memory, respectively, are connected and connected to the outputs of the reverse counter with account limitation, the clock input of the register is connected to the output of the And element, and its outputs are connected to the second inputs of the code comparator, the output of the code comparator is connected to the control the input of the adder-subtractor and to the control input of a permanent storage device, the sign address input of which is connected to the output of the first sign trigger, the outputs are constant A new storage device is connected to the first inputs of the adder-subtracter, the second inputs of which are connected to the direct outputs of the N-bit reversible counter, while the outputs of the adder-subtractor are connected to the output bus of the device.
RU2000107532A 2000-03-28 2000-03-28 Adaptive digital frequency discriminator RU2166773C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2000107532A RU2166773C1 (en) 2000-03-28 2000-03-28 Adaptive digital frequency discriminator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2000107532A RU2166773C1 (en) 2000-03-28 2000-03-28 Adaptive digital frequency discriminator

Publications (1)

Publication Number Publication Date
RU2166773C1 true RU2166773C1 (en) 2001-05-10

Family

ID=20232437

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2000107532A RU2166773C1 (en) 2000-03-28 2000-03-28 Adaptive digital frequency discriminator

Country Status (1)

Country Link
RU (1) RU2166773C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2445728C1 (en) * 2011-03-02 2012-03-20 Федеральное государственное унитарное предприятие "Научно-исследовательский институт телевидения" Digital time discriminator
RU2789774C1 (en) * 2022-05-04 2023-02-09 Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-воздушных сил "Военно-воздушная академия имени профессора Н.Е. Жуковского и Ю.А. Гагарина" (г. Воронеж) Министерства обороны Российской Федерации Fax weather chart receiver

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2445728C1 (en) * 2011-03-02 2012-03-20 Федеральное государственное унитарное предприятие "Научно-исследовательский институт телевидения" Digital time discriminator
RU2789774C1 (en) * 2022-05-04 2023-02-09 Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-воздушных сил "Военно-воздушная академия имени профессора Н.Е. Жуковского и Ю.А. Гагарина" (г. Воронеж) Министерства обороны Российской Федерации Fax weather chart receiver

Similar Documents

Publication Publication Date Title
US4400817A (en) Method and means of clock recovery in a received stream of digital data
US4030045A (en) Digital double differential phase-locked loop
US9071234B2 (en) High-resolution link-path delay estimator and method for estimating a signal-path delay
EP0588656B1 (en) Digital signal-edge time measurement circuit
JP3080805B2 (en) Digital phase locked loop circuit
EP0827051A2 (en) Time interval measurement system and method applied therein
RU2166773C1 (en) Adaptive digital frequency discriminator
US7359474B2 (en) Clock recovery circuit and clock-recovering filter circuit
US6075833A (en) Method and apparatus for counting signal transitions
US6707319B2 (en) Frequency comparator with malfunction reduced and phase-locked state detecting circuit using the same
EP0030857B1 (en) Programmable counter circuit
CN113489488A (en) Phase-locked detection circuit
RU2460224C1 (en) Differential phase-shift keyed signal demodulator
US4956854A (en) Digital pattern decoder
US6088410A (en) False-synchronization detection device for bit-synchronous circuit of . .pi/4-shift DQPSK demodulator
KR100486207B1 (en) Correlator for implementing correlation of digital signals
KR0137494B1 (en) Phase difference detection circuit
JP2009518990A (en) Electric counter circuit
EP0638213B1 (en) Data signal decoding device
SU1160563A1 (en) Device for counting pulses
JP3481090B2 (en) Digital PLL circuit
SU913373A1 (en) Multipier of repetition frequency of periodic pulses
SU708513A1 (en) Variable division factor frequency divider
JPH08237241A (en) Receiving clock generation circuit for serial data communication
RU2040852C1 (en) Digital frequency discriminator