SU1160563A1

SU1160563A1 - Device for counting pulses

Info

Publication number: SU1160563A1
Application number: SU833623894A
Authority: SU
Inventors: Vladimir L Baranov
Original assignee: Inst Kibernetiki Glushkova
Priority date: 1983-06-10
Filing date: 1983-06-10
Publication date: 1985-06-07

Description

Изобретение относится к автомати ке и вычислительной технике и может быть использовано в различных областях техники и промышленности для раздельной регистрации входных воздействий любой физической природы, поступающих одновременно по нескольким параллельным каналам, например для раздельной регистрации количества производимой продукции различных типов и т.п.The invention relates to automation and computer technology and can be used in various fields of technology and industry for separately registering input influences of any physical nature that arrive simultaneously through several parallel channels, for example, for separately registering the amount of products of various types being produced, etc.

Известно устройство счета импульсов, содержащее регистры приема, . элемент памяти и сумматор, выход которого соединен с информационными входами регистров приема, выходы которых через анализаторы соединены с входами сумматора, а также с входами элемента памяти, выходы которо;го соединены с управляющими входами регистров приема и анализаторов р] .A pulse counting device is known that contains reception registers,. the memory element and the adder, the output of which is connected to the information inputs of the reception registers, the outputs of which through the analyzers are connected to the inputs of the adder, as well as the inputs of the memory element whose outputs are connected to the control inputs of the reception registers and analyzers p].

Недостатками этого устройства являются ограниченные функциональныеThe disadvantages of this device are limited functional

22

возможности и необходимость сравнительно больших аппаратурных затрат на их реализацию.opportunities and the need for relatively large hardware costs for their implementation.

Наиболее близким к предложенному <5 является устройство для счета импульсов, содержащее блок синхронизации, регистр результата, р'егистр приема, первый 6-триггер, первый, второй , и третий, элементы И, элемент .ИЛИ,The closest to the proposed <5 is a device for counting pulses, containing a synchronization unit, result register, receive registrar, first 6-flip-flop, first, second, and third, AND elements, element .OR,

Ю элемент НЕ ; и элемент задержки, первый выход блока синхронизации соединен с первым входом первого элемента И, выход которого соединен с единичным входом первого 5-триггера,U element NOT; and a delay element, the first output of the synchronization unit is connected to the first input of the first element I, the output of which is connected to the single input of the first 5 flip-flop,

15 , прямой выход которого соединен с входом элемента задержки, выход регистра приема соединен с первым входом второго элемента И, выход и второй вход которого соединены соответствен20 но с информационным, входом регистра приема и с выходом элемента НЕ, вход которого соединен с первым выходом блока синхронизации, который содер3 1160563 415, the direct output of which is connected to the input of the delay element, the output of the reception register is connected to the first input of the second element I, the output and second input of which are connected respectively to the information input 20, the input of the reception register and the output of the element NOT whose input is connected to the first output of the synchronization unit which is 3 1160563 4

жит генератор тактовых импульсов, с единичным входом первого 5-триггера,there is a clock pulse generator with a single input of the first 5 flip-flop,

первый и второй делители, вспомогательный генератор одиночных импульсов, вспомогательный 5-триггер, коммутатор и инвертор, вход которого соеди- ς нен с первым входом коммутатора и общей шиной, выход инвертора соединен с вторым входом коммутатора, выход которого соединен с управляющим входом' вспомогательного генерато-ю' ?ра одиночных импульсов, вход и выход · которого соединены соответственно с нулевым и единичным входами вспомогательного 6-триггера, нулевой вход которого соединен с выходом второго . 45 делителя, вход которого является первым выходом блока синхронизации и,соединен с выходом первого делителя частоты, вход которого является вторым входом блока синхронизации и зд соединен с выходом генератора тактовых импульсов, третий и четвертый выходы блока синхронизации соединены .соответственно с выходом'второго делителя и прямым выходом вспомога- 25 тельного 5-триггера, а регистр приема импульсов содержит дополнительные элементы ИЛИ, выход каждого из которых соединен е первым входом следующего через вспомогательные элементы задержки, тактовые входы которых соединены с;тактовым входом регистраприема, информационный вход которого соединен с первьм входом первого дополнительного элемента ИЛИ, а вторые входы дополнительных элементов ИЛИ являются входами регистра приема, выход которого соединен с выходом последнего дополнительного элемента ИЛИ £2} . 40the first and second dividers, an auxiliary single-pulse generator, an auxiliary 5-trigger, a switch and an inverter, whose input is connected to the first input of the switch and a common bus, the output of the inverter is connected to the second input of the switch, the output of which is connected to the control input of the auxiliary generator -th '? pa of single pulses, the input and output of which are connected respectively to the zero and single inputs of the auxiliary 6-flip-flop, the zero input of which is connected to the output of the second. 45 divider, the input of which is the first output of the synchronization unit and is connected to the output of the first frequency divider, whose input is the second input of the synchronization unit and the rear output is connected to the output of the clock, the third and fourth outputs of the synchronization unit are connected respectively to the output of the second divider and the direct output of the auxiliary 5-flip-flop, and the register of receiving the pulses contains additional OR elements, the output of each of which is connected by the first input of the following through the auxiliary elements ratio, the clock inputs of which are connected to; registrapriema clock input, an information input coupled to an input of the first additional pervm OR gate, and the second inputs of OR additional elements are inputs receive register, whose output is connected to the output of the last additional element or £ 2}. 40

Недостатком известного устройства для счета импульсов- являются ограниченные функциональные возможности, поскольку оно не обеспечивает работы в режиме сложения и вычитания. 45A disadvantage of the known device for counting pulses is limited functionality, since it does not provide work in the mode of addition and subtraction. 45

Цель изобретения - расширение функциональных возможностей путем многоканального разностного счета.The purpose of the invention is the extension of functionality by multi-channel differential account.

Поставленная цель достигается тем, что в устройство для счета им- 50 .цульсов, содержащее блок синхронизации, регистр результата, регистр приема, первый 5-триггер, первый, второй и третий элементы И, элемент ИЛИ, элемент НЕ и элементзадерж- 55 : ки, первый выход блока синхронизации соединен с первым входом первого элемента И, выход которого соединенThis goal is achieved by the fact that the device for counting pulses contains a synchronization unit, a result register, a reception register, the first 5 trigger, the first, second and third AND elements, the OR element, the NOT element, and the 55 , the first output of the synchronization unit is connected to the first input of the first element And, the output of which is connected

прямой выход которого соединен с входом элемента задержки, выход регистра приема соединен с первым входом •второго элемента И, выход и второй вход которого соединены соответственно с информационным входом регистра приема и с выходом элемента НЕ, вход которого соединен с первым выхо’ дом блока синхронизации, который содержит генератор тактовых импульсов, первый и второй делители, вспомогательный генератор одиночных импульсов,the direct output of which is connected to the input of the delay element, the output of the reception register is connected to the first input of the second element I, the output and second input of which are connected respectively to the information input of the reception register and to the output of the element NO whose input is connected to the first output of the synchronization unit, which contains a clock pulse generator, the first and second dividers, an auxiliary generator of single pulses,

. вспомогательный 5-триггер, коммутатор и инвертор, вход которого соединен с первым входом коммутатора и общей, шиной, выход инвертора соединен с вторым входом коммутатора, выход которого соединен с управляющим входом вспомогательного генератора одиночных импульсов, вход и . выход которого соединены соответственно с нулевым и единичным входами вспомогательного 5-триггера, нулевой вход которого соединен с выходом второго делителя, вход которого является первым выходом блока синхронизации и соединен с выходом первого делителя частоты, вход которого является вторым входом блока синхронизации и соединен с выходом генератора тактовых импульсов, третий и четвертый выходы блока синхронизации соединены соответственно с выходом второго делителя и прямым выходом вспомогательного $ -триггера, а регистр приема импульсов содержит дополнительные элементы ИЛИ, выход каждого из которых соединен с первым входом следую-⁰щего через вспомогательные элементы задержки, тактовые входы которых соединены с тактовым входом .регистра приема, информационный вход которого соединен с первым входом первого дополнительного элемента ИЛИ, а вторые входы дополнительных элементов ИЛИ являются входами регистра приема, выход которого соединен с выходом последнего дополнительного элемента ИЛИ., введен доплнительный регистр приема* 2{ςгенераторов одиночных импульсов, где К количество . суммирующих й вычитающих входов устройства, второй 5 -триггер, четвёртый элемент И, первый, второй и третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, информационный вход регистра результата. auxiliary 5-flip-flop, switch and inverter, whose input is connected to the first input of the switch and common bus, inverter output is connected to the second input of the switch, the output of which is connected to the control input of the auxiliary single pulse generator, input and. the output of which is connected respectively to the zero and single inputs of the auxiliary 5-flip-flop, the zero input of which is connected to the output of the second divider, whose input is the first output of the synchronization unit and connected to the output of the first frequency divider, whose input is the second input of the synchronization unit clock pulses, the third and fourth outputs of the synchronization unit are connected respectively with the output of the second divider and the direct output of the auxiliary $ -trigger, and the receive register register sov contains additional elements OR, the output of each of which is connected to the first input of the next ⁰ through conductive auxiliary delay elements, the clock inputs of which are connected to a clock input .registra receiving information input coupled to a first input of the first OR additional element and the second additional inputs OR elements are inputs of the reception register, the output of which is connected to the output of the last additional element OR., an additional reception register is entered * 2 {ς single pulse generators, gd By number. the summing and subtracting inputs of the device, the second 5-trigger, the fourth element AND, the first, second and third elements EXCLUSIVE OR, the information input of the result register

соединен с выходом первого элементаconnected to the output of the first element

5 115 11

ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с выходом регистра результата и выходом элемента задержки, нулевой вход первого 5-триггера соединен 5EXCLUSIVE OR, the first and second inputs of which are connected respectively to the output of the result register and the output of the delay element, the zero input of the first 5 flip-flop is connected 5

с выходом элемента ИЛИ, первый вход которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,- первый и второй входы которого соединены соответственно с выходом регистра 1® результата и инверсным выходом второго Ъ'-триггера, выход дополнительного регистра приема соединен с первыми входами третьего и четвертого элементов И и третьего элемента ИС- 15 КЛЮЧАЮЩЕЕ ИЛИ, выход и второй вход которого соединены соответственно с вторым входом первого элемента И и с выходом регистра приема, информационный вход дополнительного регистра 20 приема соединен с выходом четвертого элемента И, второй вход которого соединен с выходом элемента НЕ, первый выход блока синхронизации соединен с вторыми входами третьего элемента И,25 элемента ИЛИ и с нулевым входом второго $-триггера, единичный вход которого соединен с выходом третьего элемента И, второй выход блока синхронизации соединен с входами синхронизации зо регистра результата, регистра приема и дополнительного регистра приема, третий выход блока синхронизации соединен с тактовыми входами с первого по 2К-й генераторов одиночных импуль-₃₅сов, четвертый выход блока синхронизации соединен с входом управления регистра результата, вход ввода данных которого соединен с нулевой шиной устройства, входы суммирования с пер-дд вого по К~й соединены с входами управле.ния с первого по К -й генераторов одиночных импульсов, выходы которых соединены с соответствующими входами регистра приема, входы вычитания 43with the output of the OR element, the first input of which is connected to the output of the second element EXCLUSIVE OR, the first and second inputs of which are connected respectively to the output of the result register 1® and the inverse output of the second b 'trigger, the output of the additional reception register is connected to the first inputs of the third and fourth And elements and the third element of the IC- 15 KEY OR, the output and second input of which are connected respectively to the second input of the first element AND and to the output of the reception register, the information input of the additional register 20 of the reception with one with the output of the fourth element AND, the second input of which is connected to the output of the element NOT, the first output of the synchronization unit is connected to the second inputs of the third element AND, 25 of the OR element and to the zero input of the second $ trigger, the single input of which is connected to the output of the third element AND, a second output connected to the synchronization block synchronization inputs zo result register, the register receiving and further receive register, the third output synchronization unit coupled to the clock inputs of the first to 2k-th single-pulse generator _{3 5} ow, the fourth output of the synchronization unit is connected to the control input of the result register, the data input input of which is connected to the zero bus of the device, the summation inputs from the first to the K th are connected to the control inputs from the first to the Kth generator of single pulses The outputs of which are connected to the corresponding inputs of the receive register, the inputs of the subtraction 43

с первого по К-й соединены соответственно с входами управления с (К+1)-го по 2К-й генераторов одиночных импульсов, выхода которых соединены соответственно с входами дополнительного & регистра приема.from the first to the Kth, respectively, are connected to the control inputs from (K + 1) -th to the 2Kth generator of single pulses, the outputs of which are connected respectively to the inputs of the auxiliary receive register.

На фиг. 1 показана структурная схема устройства для очета импульсов; «на фиг. 2 - структурная схема блока синхронизации; на фиг. 3 - структур- ⁵⁵ная схема регистра приема.FIG. 1 shows a block diagram of a pulse counting device; “In FIG. 2 is a block diagram of the synchronization unit; in fig. 3 - ⁵⁵ Naja structural diagram of the reception register.

устройство для счета импульсов содержит блок 1 синхронизации, ре33 ⁶ The device for counting pulses contains a synchronization unit 1, pe33 ⁶

гистр 2 результата, регистр 3 приема, дополнительный регистр 4 приема,gist 2 results, register 3 receptions, additional register 4 receptions,

2К генераторов 5 и 6 одиночных импульсов, где К - число входов суммирования 7 и вычитания 8, первый 9 и второй 10 5-триггеры, первый 11, второй 12, третий 13 и четвертый 14 элементы И, элемент ИЛИ 15, элемент НЕ 16, элемент 17 задержки, первый 18, второй 19 и третий 20 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ.2K generators 5 and 6 single pulses, where K is the number of inputs of summation 7 and subtraction 8, first 9 and second 10 5 triggers, first 11, second 12, third 13 and fourth 14 elements AND, element OR 15, element 16, NOT delay element 17, first 18, second 19 and third 20 elements EXCLUSIVE OR.

Первый выход блока 1 синхронизации соединен с первым входом первого элемента И 11, выход которого соединен > с единичным входом первого 5-триггера 9, прямой.выход которого соединен с входом элемента 17 задержки, выход регистра 3 приема соединен с первым входом второго элемента И 12, выход и второй вход которого соединены соответственно с информационным входом регистра 3 приема й с выходом элемента НЕ 16, вход которого соединен с первым выходом блока 1 синхронизации, который содержит генератор 21 тактовых импульсов, первый 22 и второй 23 делители, вспомогательный генератор 24 одиночных импульсов, вспомогательный 5-триггер 25, коммутатор 26 и инвертор 27, вход которого соединен с первым входом коммутатора 26 и общей шиной 28, выход инвертора 27 соединен с вторым входом коммутатора 26, выход которого соединен с управляющим входом вспомогательного генератора 24 одиночных импульсов, вход и выход которого соединены соответственно с нулевым и единичным входами вспомогательного 5-триггера 25, нулевой вход которого соединен с выходом второго делителя 23, вход которого является первым выходом блока синхронизации и соединен с выходом первого делителя 22 частоты, вход которого является вторым входом блока синхронизации и соединен с выходом генератора 21 тактовых импульсов, третий и четвертый выходы блока 1 синхронизации соединены соответственно с выходом второго делителя 23 и прямым выходом вспомогательного 5-триггера 25, а регистры 3 и 4 приема ипульсов содержат дополнительные элементы ИЛИ 29, выход каждого из которых соединен с первым входом следующего через вспомогательные элементы 30 задержки, тактовые входы которыхThe first output of the synchronization unit 1 is connected to the first input of the first element 11, the output of which is connected to the single input of the first 5 flip-flop 9, the direct output of which is connected to the input of the delay element 17, the output of the reception register 3 is connected to the first input of the second element 12 The output and the second input of which is connected respectively to the information input of the register 3 of reception with the output of the element NOT 16, the input of which is connected to the first output of the synchronization unit 1, which contains a generator of 21 clock pulses, the first 22 and second 23 dividers, a powerful generator 24 single pulses, auxiliary 5-flip-flop 25, switch 26 and inverter 27, whose input is connected to the first input of switch 26 and common bus 28, output of the inverter 27 is connected to the second input of switch 26, whose output is connected to the control input of auxiliary generator 24 single pulses, the input and output of which are connected respectively to the zero and single inputs of the auxiliary 5-flip-flop 25, the zero input of which is connected to the output of the second divider 23, the input of which is the first output of the sync block It is connected to the output of the first frequency divider 22, the input of which is the second input of the synchronization unit and connected to the generator output 21 clock pulses, the third and fourth outputs of the synchronization unit 1 are connected respectively to the output of the second divider 23 and the direct output of the auxiliary 5 flip-flop 25, registers 3 and 4 of the reception of pulses contain additional elements OR 29, the output of each of which is connected to the first input of the next delayed auxiliary elements 30, the clock inputs of which

7 1160563 87 1160563 8

соединены с тактовым входом регистра 3 или 4 приема, информационный вход которого соединен с первым входом первого дополнительного элемента ИЛИ, а вторые входы дополни- 5 тельных элементов ИЛИ являются входами регистра приема, выход которого соединен, с выходом последнего дополнительного элемента ИЛИ, информационный вход регистра 2 результата сое-10 динен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 18, первый и второй входы которого соединены соответственно с выходом регистра 2 результата и выходом элемента 17 задержки, 15 нулевой вход первого 5-триггера 9 соединен с выходом элемента ИЛИ 15, первый вход которого соединён с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19, первый и второй входы кото- 20 рого соединены соответственно с выходом регистра 2 результата и инверсным выходом второго б-триггера 10, выход Дополнительного регистра 4 приема соедйнен с первыми входами 25 третьего 13 и четвертого 14 элемен-. тов И и третьего элемента.ИСКЛЮЧАЮЩЕЕ ИЛИ 20, выход и второй 'вход которого соединены соответственно с вторым входом первого элемента И 11 30 й с выходом регистра 3 приема, информационный вход дополнительного регистра 4 приема соединен с выходом четвертого .элемента И, второй вход которого соединен с выходом элемен- 35 та НЕ 16, первый выход блока 1 синхронизации соединен с вторыми входами третьего элемента.И 13, элемента ИЛИ 15 и с нулевым входом второго 5-триггера 10, единичный вход 40connected to the clock input of the register 3 or 4 receivers, the information input of which is connected to the first input of the first additional element OR, and the second inputs of the additional OR elements are inputs of the reception register whose output is connected to the output of the last additional element OR information input of the register 2 results of co-10 dinene with the output of the first element EXCLUSIVE OR 18, the first and second inputs of which are connected respectively to the output of the register 2 result and the output of the delay element 17, 15 zero input of the first 5-trigger 9 is connected to the output of the OR 15 element, the first input of which is connected to the output of the second element EXCLUSIVE OR 19, the first and second inputs of which 20 are connected respectively to the output of the result register 2 and the inverse output of the second b-trigger 10, the output of the Additional register 4 receptions are connected with the first inputs 25 of the third 13 and fourth 14 elements. And the third element. ELECTORAL OR 20, the output and second 'input of which is connected respectively to the second input of the first element AND 11 30th with the output of the reception register 3, the information input of the additional reception register 4 is connected to the output of the fourth element And, the second input of which is connected to the output of the element 35 NOT 16, the first output of the synchronization unit 1 is connected to the second inputs of the third element. And 13, the element OR 15 and to the zero input of the second 5-flip-flop 10, single input 40

которого соединен с выходом третьего элемента И 13, второй выход блока 1 синхронизации соединен с входами синхронизации регистра 2 результата, регистра 3 приема и дополни- 45 тельного регистра 4 приема, третий выход блока 1 синхронизации соединен с тактовыми входами с первого по 2К”й генераторов 5 и 6 одиночных импульсов, четвертый выход блока Г 50 синхронизации соединен с входом управления регистра 2 результата, вход ввода данных· которого соединен с нулевой шиной устройства, входы 7 суммирования с первого по η-й соеди- 55 йены с входами управления с первого по К-й генераторов 5 одиночных импульсов, выходы которых соединеныwhich is connected to the output of the third element And 13, the second output of the synchronization unit 1 is connected to the synchronization inputs of the result register 2, the reception register 3 and the additional 45 reception register 4, the third output of the synchronization unit 1 is connected to the clock inputs of the first to 2K generators 5 and 6 single pulses, the fourth output of the synchronization unit G 50 is connected to the control input of the result register 2, the data input input of which is connected to the device zero bus, the summation inputs 7 from the first to the ηth connection 55 yen to the control inputs first to K-th oscillators 5 single pulses, the outputs of which are connected

с соответствующими входами регистра 3 приема, входы 8 вычитания с первого по К-й соединены соответственно с входами управления с (К + 1)го по 2К-й генераторов 6 одиночных импульсов, выхода которых соединены соответственно с входами дополнительного регистра 4 приема.with the corresponding inputs of the register 3 of the reception, inputs 8 of the subtraction from the first to the Kth are connected respectively to the control inputs from (K + 1) th to the 2Kth generators 6 single pulses, the outputs of which are connected respectively to the inputs of the additional register 4 of the reception.

Устройство для счета импульсов работает следующим образом.Device for counting pulses works as follows.

В исходном состоянии триггеры 9 и 10 находятся в нулевом состоянии, в которое их устанавливает последовательность импульсов, действующая на первом выходе блока 1 синхронизации. Регистр 2 результата устанавливается в нулевое состояние по единичному сигналу, формируемому на четвертом, выходе блока 1 синхронизации, по которому осуществляется запись нулевого кода, действующего на входе ввода данных регистра 2 результата.In the initial state, the triggers 9 and 10 are in the zero state, in which they are set by a sequence of pulses acting on the first output of the synchronization unit 1. The result register 2 is set to the zero state by a single signal generated at the fourth, the output of the synchronization unit 1, according to which the zero code is recorded, which acts on the data input input of the result register 2.

Генератор 21 тактовых импульсов (фиг. 2) вырабатывает последовательность тактовых импульсов частоты £ , которая поступает на второй выход блока 1 синхронизации. Делитель 22 частоты формирует из выходных сигналов генератора 21 тактовых импульсов последовательность импульсов частоты ί/и, которая поступает на первый выход блока 1 синхронизации. Делитель 23 частоты формирует из выходных сигналов делителя 22 частоты последовательность импульсов частоты ί/η·Κ , где К - количество входных каналов устройства, которая поступает на третий выход блока 1 синхронизации.The clock pulse generator 21 (FIG. 2) generates a sequence of clock pulses of the frequency £, which is fed to the second output of the synchronization unit 1. The frequency divider 22 generates from the output signals of the generator 21 clock pulses a sequence of frequency pulses ί / and, which is fed to the first output of the synchronization unit 1. The frequency divider 23 forms, from the output signals of the frequency divider 22, a sequence of frequency pulses ί / η ·, where K is the number of input channels of the device that is supplied to the third output of the synchronization unit 1.

Установка регистра 2 результата в нулевое состояние осуществляется е помощью коммутатора 26, выполненного, например, в виде кнопочного переключателя. Коммутатор 26 подключает сигнал логической единицы, действующий на выходе элемента инвертора 27, к входу управления генератора 24 одиночных импульсов, который выделяет одиночный импульс из последовательности выходных импульсов делителя 23 частоты. Выходной импульс генератора 24 одиночных импульсов устанавливает триггер 25 в единичное состояние, в котором он находится пк тактов и сбрасывается в нулевое состояние следующим импульсом делителя 23 частоты. Сигнал прямогоSetting the register 2 of the result in the zero state is e using a switch 26, made, for example, in the form of a push-button switch. The switch 26 connects the signal of the logical unit acting at the output of the inverter element 27 to the control input of the generator 24 single pulses, which selects a single pulse from the sequence of output pulses of the frequency divider 23. The output pulse of the generator 24 single pulses sets the trigger 25 in one state, in which it is located on the PC clock cycles and reset to the zero state by the next pulse of the frequency divider 23. Direct signal

9 1160563 Ю9 1160563 U

выхода триггера 25 поступает на четвертый выход блока 1 синхронизации и вход управления регистра 2 результата, обеспечивая установку его в нулевое состояние. 5the output of the trigger 25 is supplied to the fourth output of the synchronization unit 1 and the control input of the result register 2, ensuring that it is set to the zero state. five

Регистр 2 результата имеет возможность хранить динамическим способом К двоичных кодов по И разрядов в каждом. Количество входных каналов К устройства^ равное коэффици- 10 енту деления делителя 23 частоты, выбирается равным я - коэффициенту деления делителя 22 частоты.The result register 2 has the ability to store dynamically K binary codes for AND bits in each. The number of input channels to the device ^ equal to the coefficient-10 for the division of the frequency divider 23 is chosen equal to i - the division factor of the frequency divider 22.

Количество разрядов регистра 3 приема положительных импульсов 15The number of digits register 3 receive positive pulses 15

и регистра 4 приема отрицательных импульсов выбирается равным К~1 (или И-1).and the register 4 for receiving negative pulses is chosen equal to K ~ 1 (or I-1).

В исходном состоянии триггер 9 поддерживает через элемент 17 задерж-м ки на такт на втором входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 18.нулевой логический сигнал. Это обеспечивает подключение (через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18) выхода регистра 2 25In the initial state, the trigger 9 maintains through the element 17 a delay for the clock at the second input of the element EXCLUSIVE OR 18. a zero logical signal. This provides a connection (via the EXCLUSIVE OR 18 element) of the register output 2 25

результата к его информационному входу. Регистр 3 приема положительных импульсов и регистр 4 приема отрицательных импульсов устанавливаются в нулевое состояние последова- 30 тельностью импульсов первого выхода блока 1 синхронизации, которая через элемент НЕ 16 блокирует элементы И 1 2 и 1 4,result to its information entry. The register 3 for receiving positive pulses and register 4 for receiving negative pulses are set to the zero state by a sequence of pulses of the first output of synchronization unit 1, which through the element 16 blocks the elements AND 1 2 and 1 4,

Исходное состояние устройства 35 для счета импульсов сохраняется до поступления по входам 7 и 8 устройства последовательностей положительных и отрицательных импульсов соответственно. ⁴®The initial state of the device 35 for pulse counting is maintained until it arrives at the inputs 7 and 8 of the device of a sequence of positive and negative pulses, respectively. ⁴ ®

Если на входы 7 устройства начнут поступать последовательности положительных импульсов по К параллельным каналам, то устройство осуществляет независимый счет положи- ⁴$ тельных импульсов по каждому каналу следующим образом.If the inputs of the device 7 will enter a sequence of positive pulses of K parallel channels, the apparatus performs independent score positive-negative $ ⁴ pulses in each channel as follows.

Импульсы последовательностей, действующих на входах 7 устройства, запускают соответствующие генерато- 5® ры 5 одиночных импульсов, которые пропускают на входы ввода данных . регистра 3 приема положительных импульсов одиночные счетные импульсы из последовательности, действую- 55 щей на третьем выходе блока 1 синхронизации. Счетный импульс первого канала с выхода генератора 5 одиночных импульсов, поступает через элемент ИЛИ 29 на выход регистра 3 прие ма положительных импульсов и через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20 открывает элемент И 11, через который импульсный сигнал первого выхода блока 1 синхронизации проходит на единичный вход триггера 9. В это время элемент И 12 блокирован импульсным сигналом первого выхода блока 1 синхронизации, действующим через элемент НЕ 16, что обеспечивает стирание счетного импульса первого канала.The pulses of the sequences acting on the inputs 7 of the device trigger the corresponding generators 5 5 single pulses that pass to the inputs of the data input. register 3 receive positive pulses single counting pulses from the sequence acting on the third output of the synchronization unit 1. The counting pulse of the first channel from the generator output 5 single pulses arrives through the OR element 29 at the register 3 output of positive pulses and opens the AND 11 element through the EXCLUSIVE OR 20 element through which the pulse signal of the first output of the synchronization unit 1 passes to the single trigger input 9 At this time, the element And 12 is blocked by a pulse signal of the first output of the synchronization unit 1, acting through the element NOT 16, which ensures erasing the counting pulse of the first channel.

Установка триггера 9 в единичное состояние приводит к формированию на его прямом выходе единичного сигнала, который задерживается элементом 17 задержки на такт и начинает действовать на втором входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 18 в момент сдвига »The installation of the trigger 9 in a single state leads to the formation at its direct output of a single signal, which is delayed by the delay element 17 per clock and begins to act at the second input of the EXCLUSIVE OR element 18 at the moment of shift ”

младшего разряда начального нулевого кода первого канала с выхода регистра 2 результата. Сдвиг кодов в регистре 2 результата осуществляется под действием последовательности тактовых импульсов второго выхода блока 1 синхронизации. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18 формирует единичный логический сигнал, который записывается в младший разряд кода первого канала регистра 2 результата. Б это время на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 также формируется единичный сигнал, так как триггер 10 находится в нулевом состоянии. Выходной сигнал элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 через элемент ИЛИ 15 поступает на нулевой вход триггера 9 и устанавливает его в нулевое состояние. Спустя такт в момент сдвига второго разряда кода первого канала с выхода регистра 2 результата на выходе элемента 17 задержки сформируется нулевой логический сигнал, который обеспечивает перезапись кодов через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18с выхода регистра 2 результата на его информационный вход.the low-order initial zero code of the first channel from the output of register 2 of the result. The shift of the codes in the register 2 of the result is carried out under the action of a sequence of clock pulses of the second output of the synchronization unit 1. The element EXCLUSIVE OR 18 generates a single logical signal, which is written to the low-order bit of the code of the first channel of the register 2 of the result. At this time, a single signal is also generated at the output of the EXCLUSIVE OR 19 element, since the trigger 10 is in the zero state. The output signal of the element EXCLUSIVE OR 19 through the element OR 15 arrives at the zero input of the trigger 9 and sets it to the zero state. After the clock at the moment of shifting the second digit of the code of the first channel from the output of the register 2 of the result, the output of the delay element 17 will form a zero logical signal that ensures overwriting the codes through the EXCLUSIVE OR 18c element of the output of the register 2 of the result to its information input.

Во время перезаписи и-разрядного кода первого канала с выхода регистра 2 результата на его вход через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18 в регистре 3.приема положительных импульсов под действием тактовых импульсов второго выхода блока 1 синхронизации происходит перезапись счетных импульсов всех каналов, кроме первого,During the rewriting of the i-bit code of the first channel from the output of register 2 of the result to its input through the EXCLUSIVE OR 18 element in the register 3. receiving positive pulses under the action of the clock pulses of the second output of the synchronization unit 1, the counting pulses of all channels except the first

11 1160563 1211 1160563 12

с выхода регистра 3 приема положительных импульсов на его информаци- ; онный вход через элемент И 12. Поскольку регистр 3 приема положительных импульсов содержит ц-1 элемен- 5 тов 30 задержки на такт, то ка его выходе в момент сдвига из. регистра 2 результата младшего разряда кода второго канала действует счетный им(пульс второго канала, который через 10 элемент ИСКЛЮЧА10ЩЕЕ ИЛИ 20 откроет элемент И 11 и вновь установит триггер 9 в единичное состояние. Установка триггера 9 в единичное состояние приведет к формированию в млад- 15 шем разряде кода второго канала единичного логического сигнала аналогично процессу формирования кода первого канала.from the output of the register 3 receiving positive pulses on its information; The input through the element is And 12. Since the register 3 for receiving positive pulses contains c-1 elements of 5 delays per cycle, then its output at the moment of shifting from. register 2 results of the low-order code of the second channel acts counting them (the pulse of the second channel, which after 10 element EXCLUSIVE OR 20 opens element 11 and re-sets trigger 9 into one state. Setting trigger 9 into one state will result in the formation of discharge the code of the second channel of a single logical signal is similar to the process of generating the code of the first channel.

2020

Если на все входы 7 устройстваIf all inputs are 7 devices

•одновременно поступили счетные положительные импульсы, то за время тактов в регистре 2 результата сформируется К кодов, в младших разрядах которых записывается единичный• at the same time counting positive impulses arrived, then during the cycles in the register 2 of the result K codes will be formed, in the lower digits of which one is written

. сигнал аналогично процессу формирования кода первого канала.. The signal is similar to the process of generating the code of the first channel.

Вторые импульсы последовательностей, действующих на входах 7.устройства, вновь- запускают генераторы 5 30The second pulses of the sequences acting on the inputs of the device 7. restart the generators 5 30

одиночных импульсов, которые форми- . руют счетные импульсы, поступающиеsingle pulses that are shaped. run counting pulses coming

; в регистр 3 приема положительных импульсов.Второй импульс последовательности, действующий на выходе 35 ' генератора 5 одиночных импульсов первого канала, через элемент ИЛИ 29 поступает на выход регистра 3 приема положительных .импульсов· и через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20 открывает 40 элемент И 11, выходной сигнл которого устанавливает триггер 9 в единичное состояние. Единичный.логический сигнал с прямого выхода триггера 9 через элемент 17 задержки 45 начинает действовать на втором входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 18 в момент сдвига младшего .разряда кода первого канала. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18 инвертирует, начиная 50 с младшего разряда, двоичный код первого» канала, сдвигаемый с выхода регистра 2 результата, до первого нулевого сигнала на выходе регистра 2 результата, который приведет к фор- 55 мированию на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 единичного логического сигнала, который через элемент ИЛИ 15; In the register 3 receive positive pulses. The second pulse of the sequence, acting at the output 35 'of the generator 5 single pulses of the first channel, through the element OR 29 enters the output of the register 3 receiving positive. pulses · and through the element EXCLUSIVE OR 20 opens 40 element 11, the output Signal which sets the trigger 9 in one state. A single logical signal from the direct output of the trigger 9 through the delay element 17 begins to act at the second input of the EXCLUSIVE OR 18 element at the moment of shifting the low-order digit of the code of the first channel. The EXCLUSIVE or 18 element inverts, starting 50 with the low-order bit, the binary code of the first channel shifted from the output of the result register 2 to the first zero signal at the output of the result register 2, which will result in an output of the element EXCLUSIVE OR 19 of the single logical signal that through the element OR 15

вернет триггер 9 в нулевое состояние. В рассматриваемом случае первый нулевой сигнал на выходе регистра 2 результата сформируется во время сдвига второго разряда кода первого канала. Спустя такт после установки триггера 9 в нулевое состояние на выходе элемента' 17 задержки сформируется нулевой логический сигнал, , который обеспечивает перезапись еле- . дующих разрядов кода через·элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18 без изменения. Таким образом, второй счетный положительный импульс первого канала приведет к формированию кода 00...010 первого канала в регистре 2 результата.returns trigger 9 to the zero state. In this case, the first zero signal at the output of the result register 2 is formed during the shift of the second digit of the code of the first channel. After the clock after setting the trigger 9 to the zero state, at the output of the delay element 17 a zero logic signal is formed, which ensures overwriting is barely. blowing code bits through the element EXCLUSIVE OR 18 without change. Thus, the second counting positive pulse of the first channel will lead to the formation of code 00 ... 010 of the first channel in the register 2 of the result.

Аналогичным образом формируются кода второго и всех последующих каналов в регистре 2 результата под действием счетных импульсов на выходе регистра 3 приема положительных импульсов.Similarly, the codes of the second and all subsequent channels are formed in the result register 2 under the action of the counting pulses at the output of the register 3 for receiving positive pulses.

Если йа входы 8 устройства ' поступают последовательности отрицательных импульсов, то генераторы 6 одиночных импульсов пропускают счетные импульсы третьего выхода блока 1 синхронизации на входы ввода данных регистра 4 приема отрицательных импульсов, в котором осуществляется сдвиг счетных импульсов под действием тактовых импульсов второго выхода блока 1 синхронизации» Счетный импульс отрицательной последовательности первого канала,· сдвигаемый на выход регистра 4 приема ..отрицательных импульсов открывает элемент И 13, через который импульс·" ный сигнал первого выхода блока 1 синхронизации устанавливает триггер 10 в единичное состояние. Одно- . временно счетный отрицательный им-, пульс первого канала стирается благодаря блокировке элемента И 14 импульсным сигналом первого выхода блока 1 синхронизации, действующим через элемент. НЕ 16.If the inputs 8 of the device 'receive a sequence of negative pulses, then the generators 6 single pulses pass the counting pulses of the third output of the synchronization unit 1 to the data inputs of the negative reception 4 register, in which the counting pulses are shifted under the action of the clock pulses of the second output of the synchronization unit 1 ” A counting pulse of the negative sequence of the first channel, · shifted by the output of the register 4 for receiving negative pulses, opens element I 13, through which the pulse pulse · "signal of the first output of synchronization unit 1 sets trigger 1 to one state. At the same time, the counting negative negative pulse of the first channel is erased by blocking AND 14 by the pulse signal of the first output of synchronization unit 1 operating through the element. HE 16.

Если на входы 7 и 8 первого канала поступили одновременно импульсы положительной и отрицательной последовательности, то одновременный сдвиг положительных и отрицательных импульсов с выходов регистров 3 и 4 соответственно приведет к блокировке элемента И 11 нулевым логи-, ческим сигналом элемента ИСКЛЮЧАЮ-.If positive and negative pulses are simultaneously received at inputs 7 and 8 of the first channel, then a simultaneous shift of positive and negative pulses from the outputs of registers 3 and 4 respectively will result in blocking element 11 of the zero logical signal of element EXCLUSIVE-.

ШЕЕИЛИ 20. Триггер 9 в этом случаеNECKLACE 20. Trigger 9 in this case.

13 1160563 Η13 1160563

сохранит нулевое состояние, и двоич-; ный код первого канала переписывается без изменения через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, 18 с выхода регистра 2 результата на его информацион- 5 ный вход.will keep the zero state, and binary; The code of the first channel is rewritten unchanged through the EXCLUSIVE OR element, 18 from the output of register 2 of the result to its information input.

Если в момент поступления отрицательного импульса на вход 8 первого канала на входе 7 первого канала отсутствует импульс положительной 10 последовательности, то на выходе 'элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20 формируется единичный логический сигнал, который открывает элемент И 11 и приводит к установке триггера 9 в еди- ,5 ничное состояние. К моменту сдвига младшего разряда кода первого канала ,из регистра 2 результата на выходе элемента 17 задержки начнет действовать единичный логический сигнал 20 прямого выхода триггера 9. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18 инвертирует, начиная с младшего разряда, двоичный код первого канала до первого единичного сигнала, сдвигаемого из регист- 25 ра 2 результата, который обеспечивает формирование на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 единичного сигнала, так как на инверсном выходе триггера 10 действует нулевой логический сигнал. Единичный логический сигнал с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 через элемент ИЛИ 15 устанавливает триггер 9 в нулевое состояние и в следующем такте на выходе элемента 17 задержки формирует- & ся нулевой логический сигнал прямого выхода триггера 9. Таким образом, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18 после первого, начиная с младшего разряда, единичного логического сигнала кода первого канала переходит из режима инвертирования двоичного кода в режим повторения выходных сигналов регистра 2 результата. В результате · Код первого канала уменьшается на единицу младшего разряда. Например, код 0...01000, сдвигаемый из регистра 2 результата, преобразуется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 18 в код 0...00111, который поступает на ий-. формационный вход регистра 2 результата и записывается в него.If at the moment a negative pulse arrives at the input 8 of the first channel at the input 7 of the first channel, there is no positive 10 sequence pulse, then at the output of the EXCLUSIVE OR 20 element a single logic signal is generated, which opens AND 11 and sets the trigger 9 to 5 is nothing. By the time the low-order shift of the code of the first channel, from register 2 of the result, a single logical signal 20 of the direct output of the trigger 9 will begin to act at the output of the delay element 17. The EXCLUSIVE OR 18 element inverts the binary code of the first channel to the first single signal shifted from the result register 25, which ensures the formation of an EXCLUSIVE OR 19 single signal at the element output, since the inverse output of the trigger 10 has a zero logic signal. A single logical signal from the output of the EXCLUSIVE OR 19 element through the OR element 15 sets the trigger 9 to the zero state and in the next clock at the output of the delay element 17 a zero logical signal of the direct output of the trigger 9 is formed. Thus, the EXCLUSIVE OR 18 element after the first, starting with the low-order bit, the single logical signal of the code of the first channel goes from the binary code inverting mode to the output signal repeat mode of the result register 2. As a result, the code of the first channel is reduced by one low-order bit. For example, the code 0 ... 01000, shifted from the register of the result 2, is converted by the element EXCLUSIVE OR 18 to the code 0 ... 00111, which is fed to i-. Formational input register 2 results and is written to it.

Спустя »К тактов после формирования на выходе регистра ,4 приема отрицательных импульсов счетного отрицательного импульса первого канала на выходе регистра 4 приема отрицательных импульсов сформируется отрицательный импульс второго канала, который уменьшит двоичный код второго канала, сдвигаемый из регистра 2 результата, на единицу младшего раз-, ряда таким же образом, как и счетный отрицательный импульс первого канала.After “K cycles, after forming at the output of the register, 4 receiving negative pulses of a counting negative pulse of the first channel, a negative pulse of the second channel will be generated at the output of register 4 for receiving negative pulses, which will reduce the binary code of the second channel, shifted from the result register 2, by one least time , series in the same way as the counting negative pulse of the first channel.

Операция вычитания счетных отрицательных импульсов, действующих на выходе регистра 4 приема отрицательных импульсов, из двоичных кодов регистра 2 результата во всех последующих каналах осуществляется аналогичным образом. За время пК тактов счетные отрицательные импульсы, действующие одновременно на входах 8 устройства, уменьшают на единицу младшего разряда коды всех К каналов в регистре 2 результата, а регистр 4. приема отрицательных импульсов устанавливается в нулевое состояние.The operation of subtracting the counting negative pulses acting at the output of the register 4 for receiving negative pulses from the binary codes of the result register 2 in all subsequent channels is carried out in a similar way. During the PC clock cycles, the counting negative pulses acting simultaneously on the inputs 8 of the device reduce by one the least significant codes the codes of all K channels in the result register 2, and the register 4. for receiving negative pulses is set to the zero state.

Дальнейший счет положительных и отрицательных импульсов, поступающих по входам 7 и 8 соответственно, устройство для счета импульсов осуществляет аналогичным образом, а в регистре 2 результата фиксируется динамическим способом К двоичных кодов по п разрядов в каждом результат реверсивного счета по параллельным каналам.Further counting of positive and negative pulses arriving at inputs 7 and 8, respectively, the device for counting pulses performs in a similar way, and in register 2 the result is fixed dynamically to binary codes by n digits in each result of reversing counting through parallel channels.

Таким образом, обеспечивается ,Thus, it is ensured

одновременный многоканальный счет разности входных импульсов, что расширяет функциональные возможности устройства.simultaneous multichannel counting of the difference of the input pulses, which expands the functionality of the device.

11605631160563

Фиг.11

11605631160563

Claims

DEVICE FOR PULSES ACCOUNT, containing synchronization unit, result register, reception register, first $ -trigger, first ,, second and third AND elements, OR element, NOT element and delay element, first-output of the synchronization unit connected to the first input of the first AND element , the output of which is connected to the single input of the first 5-flip-flop, the direct output of which is connected to the input of the delay element, the output of the receive register is connected to the first input of the second element And ,. the output and the second input of which are connected respectively to the information input of the reception register and to the output of the NOT element, the input of which is connected to the first output of the synchronization unit, which contains a clock pulse generator, first and second dividers, an auxiliary generator of single pulses, an auxiliary 5-flip-flop, a switch and an inverter whose input is connected to the first input of the switch and a common bus, the output of the inverter is connected to the second input of the switch, the output of which is connected to the control input of the auxiliary generator The mouth of single pulses, the input and output of which are connected respectively to the zero and single inputs of the auxiliary 3-flip-flop, the zero input of which is connected to the output of the second divider,

the input of which is the first output of the synchronization unit and connected to the output of the first frequency divider, whose input is the second input of the synchronization unit and connected to the output of the clock generator, the third and fourth outputs of the synchronization unit are connected respectively to the output of the second divider and the direct output of the auxiliary 5 trigger, and the register for receiving pulses / contains additional OR elements, the output of each of which is connected to the first input about the next through auxiliary delay elements, clocked in the moves of which are connected to the clock input of the reception register, the information input of which is connected to the first input of the first additional element OR, and the second inputs of the additional elements OR are inputs of the reception register whose output is connected to the path of the last additional element of the IPI Now that, in order to expand the functionality by multi-channel differential counting, an additional receive register, 2K single pulse generators, is entered into it, where K is the number of summing and calculating melting device inputs .6 second flip-flop, the fourth AND gate, the first, second and third elements ISKLO-

>

1160563

The ORP, OR, the information input of the result register is connected to the output of the first element EXCLUSIVE OR, the first and second inputs of which are connected respectively to the output of the result register and the output of the delay element, the zero input of the first 5-flip-flop is connected to the output of the OR element, the first input of which is connected to the output of the second an EXCLUSIVE OR element, the first and second inputs of which are connected respectively to the output of the result register and the inverse output of the second 5-flip-flop, the output of the additional reception register is connected to the first The inputs of the third and fourth elements AND and the third element EXCLUSIVE OR, the output and second input of which are connected respectively to the second input of the first AND element and to the output of the reception register, the information input of the additional reception register is connected to the output of the fourth element X, the second input of which is connected to the output element NOT, the first output of the synchronization unit is connected to the second inputs of the third element AND, the OR element and to the zero input of the second 5-flip-flop, the unit input of which is connected to the output of the third element AND the second output of the synchronization unit is connected to the synchronization inputs of the result register, the receive register and the additional reception register, the third output of the synchronization unit is connected to the clock inputs from the first to the 2Kth single pulse generators, the fourth output of the synchronization unit is connected to the control input of the result register • data entry of which is connected to the zero bus device, the inputs of the summation from the first to K th are connected to the control inputs c. first to K th generators of single pulses, the outputs of which are connected to the corresponding inputs of the receive register; inputs of the subtraction from first to K, are connected respectively to the control inputs from (K + 1) -th to 2 K th generators of single pulses whose outputs are connected according to the inputs of the additional register of reception.

one