RU2163028C2

RU2163028C2 - Device for evaluating linear layout of components

Info

Publication number: RU2163028C2
Application number: RU99107942A
Authority: RU
Inventors: М.В. Рыбальченко; В.М. Глушань
Original assignee: Таганрогский государственный радиотехнический университет
Priority date: 1999-04-13
Filing date: 1999-04-13
Publication date: 2001-02-10
Also published as: RU99107942A

Abstract

FIELD: computer engineering; computer-aided design. SUBSTANCE: device has memory unit, circuit length computing units, maximum locating unit, loading assessment units, ones counting unit, adder, maximum discrimination unit, and AND gate. Device provides for computing criterion of layout area loading. EFFECT: enlarged functional capabilities. 10 dwg

Description

Предлагаемое изобретение относится к области вычислительной техники и предназначено для использования в составе технических средств систем автоматизированного проектирования при выполнении процедуры размещения элементов различных электронных схем. The present invention relates to the field of computer technology and is intended for use as part of the technical means of computer-aided design when performing the procedure for placing elements of various electronic circuits.

Известно устройство, предназначенное для моделирования комбинаторных задач проектирования РЭА и АСУ, обеспечивающее возможность оценки текущего размещения при изоморфных преобразованиях (см. а.с. СССР N 1291957, МКИ G 06 F 7/00, 1984). Известное устройство представляет собой полноматричную одномерную среду, каждая ячейка которой содержит блок оценки размещения. Недостатком этого устройства является то, что оно не реализует оценку текущего размещения по какому-либо критерию. A device is known for simulating the combinatorial problems of designing REA and ACS, providing the ability to evaluate the current location during isomorphic transformations (see AS USSR N 1291957, MKI G 06 F 7/00, 1984). The known device is a full-matrix one-dimensional medium, each cell of which contains a unit for assessing placement. The disadvantage of this device is that it does not implement an assessment of the current placement by any criterion.

Известно также устройство для оценки размещения, содержащее полноматричную двухмерную однородную среду, блоки подсчета единиц, блок нахождения максимума, сумматор, блок памяти, шину записи матрицы инцидентности исходного гиперграфа, вход управления перестановкой столбцов, вход управления перестановкой строк, вход управления записью в блок памяти, первый и второй выходы оценки текущего размещения, информационный выход, вход установки и соответствующие связи между ними (см. а.с. СССР N 1430949, G 06 F 7/00, 15/20, 1987). Недостатками данного устройства являются высокая сложность, обусловленная значительной сложностью блоков подсчета единиц и однородной среды, низкое среднее быстродействие, обусловленное зависимостью времени оценки от конкретного варианта размещения и текущего состояния однородной среды, а также отсутствие возможности подсчета критерия загруженности рабочего поля размещения. There is also known a device for evaluating placement, containing a full-matrix two-dimensional homogeneous medium, unit counting units, a maximum finding unit, an adder, a memory unit, an incidence matrix entry bus for the source hypergraph, a column permutation control input, a row permutation control input, a write control input to the memory block, the first and second outputs of the assessment of the current location, the information output, the installation input and the corresponding connections between them (see AS USSR N 1430949, G 06 F 7/00, 15/20, 1987). The disadvantages of this device are the high complexity due to the significant complexity of the units and units of a homogeneous environment, the low average performance due to the dependence of the evaluation time on a specific placement option and the current state of a homogeneous environment, as well as the inability to calculate the criterion for the workload of the placement field.

Наиболее близким по технической сущности к предлагаемому изобретению является устройство для оценки линейного размещения элементов (Патент РФ N 2024058, кл. G 06 F 15/419, 1994). Это устройство содержит блок памяти, m идентичных блоков подсчета длины цепи, где m - число цепей, многовходовой сумматор, блок нахождения максимума, вход установки, шину записи матрицы инцидентности исходного гиперграфа, шину адреса, вход сброса, вход синхронизации, вход окончания перестановки, выходы оценки текущего размещения, связанные с выходами блока нахождения максимума и сумматора соответственно, а также соответствующие связи. The closest in technical essence to the proposed invention is a device for assessing the linear placement of elements (RF Patent N 2024058, CL G 06 F 15/419, 1994). This device contains a memory unit, m identical units for calculating the chain length, where m is the number of circuits, a multi-input adder, a maximum finding unit, an installation input, an incidence matrix record bus for the initial hypergraph, an address bus, a reset input, a synchronization input, an end permutation input, outputs estimates of the current location associated with the outputs of the maximum and adder blocks, respectively, as well as the corresponding relationships.

Недостатком этого устройства является отсутствие возможности подсчета критерия загруженности рабочего поля размещения. The disadvantage of this device is the inability to calculate the criterion of the workload of the working field of the placement.

Задачей предлагаемого изобретения является расширение функциональных возможностей устройства за счет обеспечения подсчета критерия загруженности рабочего поля размещения. The task of the invention is to expand the functionality of the device by ensuring the calculation of the criterion of the workload of the working field of placement.

Технический результат достигается тем, что в устройство, содержащее блок памяти, m идентичных блоков подсчета длины цепи, блок нахождения максимума, вход установки, шину записи матрицы инцидентности исходного гиперграфа, шину адреса, вход сброса, вход синхронизации, вход окончания перестановки, первый и второй выходы оценки текущего размещения, причем вход установки соединен со входом управления записью/считыванием блока памяти, шина записи матрицы инцидентности исходного гиперграфа подключена к информационным входам блока памяти, адресные входы которого подключены к шине адреса, к соответствующим входам каждого блока подсчета длины цепи (БПДЦ) подсоединены входы сброса, синхронизации и окончания перестановки, при этом i-й выход блока памяти (i = 1,...,m) подключен к информационному входу i-го БПДЦ, выход которого соединен с i-м информационным входом блока нахождения максимума (БНМ), а выход последнего является первым выходом оценки текущего размещения, введены m идентичных блоков распознавания загрузки (БРЗ), блок подсчета числа единиц (БПЧЕ), сумматор, блок выделения максимума (БВМ), элемент И, вход инициализации, третий выход оценки текущего размещения и выход окончания оценки текущего размещения, причем i-й выход блока памяти подключен к информационному входу i-го БРЗ, к соответствующим управляющим входам каждого БРЗ подсоединены входы сброса, окончания перестановки, инициализации и выход окончания оценки текущего размещения, информационные выходы БРЗ подключены ко входам БПЧЕ, сигнальные же выходы БРЗ подключены ко входам элемента И, выход которого является выходом окончания оценки текущего размещения, выход БПЧЕ соединен с информационными входами сумматора и БВМ, соответствующие управляющие входы которых соединены со входами сброса, синхронизации, окончания перестановки и выходом окончания оценки текущего размещения, при этом выходы сумматора и БВМ являются соответственно вторым и третьим выходами оценки текущего размещения. Каждый БРЗ содержит триггер, первый, второй, третий и четвертый элементы И, счетчик и регистр, причем вход установки триггера в единичное состояние соединен с первыми входами первого и второго элементов И и является информационным входом БРЗ, вторые входы всех элементов И соединены между собой и являются входом инициализации БРЗ, первый вход третьего элемента И является входом признака окончания оценки текущего размещения, первый же вход четвертого элемента И соединен с первым входом установки триггера в нулевое состояние и является входом признака окончания перестановки, вход установки счетчика в нулевое состояние является входом сброса БРЗ, выход триггера является информационным выходом БРЗ, а его сигнальным выходом является выход окончания счета счетчика, соединенный со вторым входом установки триггера в нулевое состояние, при этом вход прямого счета счетчика соединен с выходом первого элемента И, выход второго элемента И соединен со входом обратного счета счетчика, вход параллельной загрузки которого соединен с выходом третьего элемента И, информационные же входы счетчика соединены с соответствующими выходами регистра, информационные входы которого соединены с соответствующими информационными выходами счетчика, вход параллельной загрузки регистра соединен с выходом четвертого элемента И. The technical result is achieved by the fact that in a device containing a memory block, m identical blocks for calculating the chain length, a block for finding the maximum, an installation input, an incidence matrix record bus for the initial hypergraph, an address bus, a reset input, a synchronization input, an end permutation input, the first and second evaluation outputs of the current location, the input of the installation being connected to the input control of the write / read of the memory block, the recording bus of the incidence matrix of the original hypergraph is connected to the information inputs of the memory block, whose clear inputs are connected to the address bus, the reset, synchronization and end of permutation inputs are connected to the corresponding inputs of each circuit length counter (BDC), and the i-th output of the memory block (i = 1, ..., m) is connected to the information the input of the i-th BPDC, the output of which is connected to the i-th information input of the maximum finding unit (BNM), and the output of the latter is the first output of the current location estimate, m identical load recognition units (RHL), unit for counting the number of units (BCHE) are introduced, totalizer, allocation block maximum (BVM), AND element, initialization input, third output of the current placement assessment and the output of the end of the current placement evaluation, the i-th output of the memory block being connected to the information input of the i-th BRZ, the reset, end of permutation inputs are connected to the corresponding control inputs of each BRZ , initialization and the output of the end of the assessment of the current location, the information outputs of the BRZ are connected to the inputs of the BCH, the signal outputs of the BRZ are connected to the inputs of the element And, the output of which is the output of the end of the assessment of the current placement, output One BPCHE is connected to the information inputs of the adder and the computer, the corresponding control inputs of which are connected to the inputs of reset, synchronization, the end of the permutation and the output of the end of the assessment of the current placement, while the outputs of the adder and the computer are respectively the second and third outputs of the assessment of the current placement. Each RHL contains a trigger, the first, second, third and fourth elements of And, a counter and a register, the input of setting the trigger in a single state is connected to the first inputs of the first and second elements of And is the information input of the RHL, the second inputs of all the elements And are interconnected and are the input of the RHL initialization, the first input of the third element AND is the input of the sign of the end of the assessment of the current placement, the first input of the fourth element And is connected to the first input of setting the trigger to zero and is an input ohm of the sign of the end of the permutation, the input of setting the counter to zero is the reset input of the BRZ, the trigger output is the information output of the BRZ, and its signal output is the output of the end of the counter connected to the second input of setting the trigger to zero, while the input of the direct counter is connected with the output of the first element And, the output of the second element And is connected to the input of the countdown counter, the parallel loading input of which is connected to the output of the third element And, the information input a counter connected to respective outputs of the register, whose data inputs are connected to respective data outputs of the counter, register parallel load input connected to the output of the fourth element I.

Здесь сумматор отнесен к отличительным признакам, т.к. в прототипе используется многовходовый комбинационный сумматор, а в предлагаемом устройстве применяется сумматор накапливающего типа с одним информационным входом. Here the adder is related to the distinguishing features, because in the prototype, a multi-input combiner is used, and in the proposed device, a cumulative accumulator with one information input is used.

Наличие отличительных признаков обуславливает соответствие заявляемого технического решения критерию новизны. The presence of distinctive features determines the compliance of the claimed technical solution to the criterion of novelty.

Заявляемое техническое решение соответствует также и критерию "существенные отличия", т.к. не обнаружено решений с признаками, отличающими заявляемое техническое решение от прототипа. The claimed technical solution also meets the criterion of "significant differences", because not found solutions with signs that distinguish the claimed technical solution from the prototype.

Возможность достижения технического результата изобретения обусловлена следующими предпосылками. Пусть задана некоторая схема C=(M,N), содержащая множество М= {m₁, m₂,..., m_n} элементов, соединенных между собой посредством множества N= {n₁,n₂,...,n_m} цепей. Пусть задано также одномерное дискретное регулярное рабочее поле S, состоящее из множества позиций P={p₁,p₂,...,p_n}, центры которых отстоят друг от друга на единичный интервал длины. Положим, что всякий элемент m_k, где k = 1,...,n, может быть размещен в любой позиции p_j, где j= 1,...,n, без ограничений на размещение других элементов (т.е. без взаимного наложения других элементов). Тогда задачу линейного размещения элементов можно сформулировать как задачу отыскания варианта размещения элементов схемы из множества М на позициях множества P рабочего поля, для которого некоторая целевая функция принимает оптимальное значение. На практике при расчете целевой функции кроме суммарной длины цепей и наибольшей длины цепи, т.е. критериев, используемых в прототипе, широко используется также и критерий загруженности рабочего поля размещения. Наиболее часто данный критерий применяется при размещении элементов коммутации объединительных плат, элементов матричных БИС, логических матриц т.д. Для рассматриваемого случая линейного размещения элементов под загруженностью рабочего поля мы будем понимать максимальное число цепей, имеющихся между какими-либо соседними для данного варианта размещения элементами.The possibility of achieving a technical result of the invention is due to the following prerequisites. Let a certain scheme C = (M, N) be given containing the set M = {m ₁ , m ₂ , ..., m _n } of elements interconnected by the set N = {n ₁ , n ₂ , ..., n _m } chains. Let also a one-dimensional discrete regular working field S be given, consisting of the set of positions P = {p ₁ , p ₂ , ..., p _n }, whose centers are spaced apart by a unit length interval. We assume that every element m _k , where k = 1, ..., n, can be placed at any position p _j , where j = 1, ..., n, without restrictions on the placement of other elements (i.e. without overlapping other elements). Then the problem of linear arrangement of elements can be formulated as the problem of finding a variant of placing circuit elements from the set M at the positions of the set P of the working field for which some objective function takes an optimal value. In practice, when calculating the objective function, in addition to the total chain length and the largest chain length, i.e. criteria used in the prototype, is widely used as a criterion for the load of the working field placement. Most often, this criterion is used when placing backplane switching elements, matrix LSI elements, logical matrices, etc. For the case of linear arrangement of elements under consideration, under the workload of the working field, we mean the maximum number of circuits between any elements adjacent to this option for placement.

Рассмотрим формальное определение загруженности, полагая, что всякий вариант линейного размещения может быть представлен в следующем виде:
π_r= (m_r1,m_r2,...,m_rn) или π_r= (r₁,r₂,...,r_n).
Пусть N(T) ⊂ N есть подмножество цепей, инцидентных элементам из подмножества Т = {m_rl, m_r2,...m_rt}, а ω(r₁,r₂,...,r_t) есть общее число цепей, имеющихся между элементами подмножества Т и всеми остальными элементами, принадлежащими подмножеству М\Т. Тогда

Если рассматривать перестановку π_r, то ω (r₁,r₂,...,r_t) представляет собой число цепей, имеющихся между элементами m_rt из подмножества Т и m_rt+1 из подмножества М\ Т, которое мы будем называть локальной загруженностью. Загруженность же всего рабочего поля определяется следующим образом:

(1)
Для определения загруженности рабочего поля может быть использована гиперграфовая математическая модель схемы и соответствующая матричная модель рабочего поля. Гиперграф H = (V,E) представляет собой совокупность множества V = { v₁, v₂, ...,V_n} вершин и множества E = {e₁,e₂,...,e_n} ребер. Для его задания будем использовать матрицу инцидентности

где l = 1,... , m, k = 1,...,n, для которой:

Каждому элементу m_k схемы ставится во взаимно однозначное соответствие вершина v_k гиперграфа, а всякой цепи n₁ схемы - ребро e₁ гиперграфа. При этом, если некоторый контакт элемента m_k принадлежит некоторой цепи n₁, то соответствующая вершина v_k гиперграфа считается инцидентной ребру e₁. Заметим, что здесь мы не учитываем реальных размеров элементов, а стягиваем их в точки - вершины гиперграфа.Consider the formal definition of congestion, assuming that any variant of linear placement can be represented as follows:
π _r = (m _r1 , m _r2 , ..., m _rn ) or π _r = (r ₁ , r ₂ , ..., r _n ).
Let N (T) ⊂ N be the subset of chains incident to elements from the subset T = {m _rl , m _r2 , ... m _rt }, and ω (r ₁ , r ₂ , ..., r _t ) be the total number chains between the elements of the subset и and all other elements belonging to the subset M \ T. Then

If we consider the permutation π _r , then ω (r ₁ , r ₂ , ..., r _t ) is the number of chains between the elements m _rt from the subset T and m _{rt + 1} from the subset M \ T, which we will call local congestion. The workload of the entire working field is determined as follows:

(1)
To determine the workload of the working field, a hypergraphic mathematical model of the circuit and the corresponding matrix model of the working field can be used. The hypergraph H = (V, E) is a combination of the set V = {v ₁ , v ₂ , ..., V _n } of vertices and the set E = {e ₁ , e ₂ , ..., e _n } of edges. To set it, we will use the incidence matrix

where l = 1, ..., m, k = 1, ..., n, for which:

Each element m _{k of the} scheme is assigned a one-to-one correspondence with the vertex v _{k of the} hypergraph, and of any chain n _{1 of the} scheme, the edge e _{1 of the} hypergraph. Moreover, if some contact of the element m _k belongs to some chain n ₁ , then the corresponding vertex v _{k of the} hypergraph is considered incident to the edge e ₁ . Note that here we do not take into account the actual sizes of the elements, but we contract them to points - the vertices of the hypergraph.

Пример матрицы инцидентности A(π_r)_8×6, π_r= (1,2,3,4,5,6) приведен на фиг. 5. Для моделирования рабочего поля S используется то же матричное представление гиперграфа, что оказывается возможным ввиду одномерности, дискретности и регулярности рабочего поля для рассматриваемого случая. При этом удобным оказывается использование так называемых интервальных диаграмм (см. Абрайтис Л. Б. Автоматизация проектирования топологии цифровых интегральных микросхем. -М.: Радио и связь, 1985. - 200 с., с. 92). Если взять m горизонтальных интервалов, соответствующих m строкам матрицы инцидентности, и разместить в них цепи в порядке их расположения в матрице, то будет сформирована соответствующая интервальная диаграмма. Пример интервальной диаграммы для матрицы A(π_r)_8×6, π_r= (1,2,3,4,5,6), приведенной на фиг. 5, показан на фиг. 6. Здесь же даются все значения локальной загруженности и значение загруженности всего рабочего поля размещения. Так как локальная загруженность каждого межэлементного промежутка определяется как суммарное число пересекающих его цепей, можно записать

(2)
где

Тогда загруженность всего рабочего поля определяется так

(3)
С учетом вышеизложенного алгоритм определения загруженности рабочего поля на основе матрицы инцидентности может быть сформулирован следующим образом:
1. Выполнить п. 2 - 4 для каждого t= {l,2,.., n-1}.An example of the incidence matrix A (π _r ) _{8 × 6} , π _r = (1,2,3,4,5,6) is shown in FIG. 5. To model the working field S, the same matrix representation of the hypergraph is used, which is possible due to the one-dimensionality, discreteness, and regularity of the working field for the case under consideration. In this case, it is convenient to use the so-called interval diagrams (see Abraitis L. B. Automation of designing the topology of digital integrated circuits. -M.: Radio and communications, 1985. - 200 p., P. 92). If we take m horizontal intervals corresponding to m rows of the incidence matrix, and place the chains in them in the order of their location in the matrix, then the corresponding interval diagram will be formed. An example of an interval diagram for a matrix A (π _r ) _{8 × 6} , π _r = (1,2,3,4,5,6) shown in FIG. 5 is shown in FIG. 6. Here are given all the values of local congestion and the congestion value of the entire working placement field. Since the local congestion of each interelement gap is defined as the total number of circuits crossing it, we can write

(2)
Where

Then the workload of the entire working field is determined as follows

(3)
Based on the foregoing, the algorithm for determining the workload of the working field based on the incidence matrix can be formulated as follows:
1. Perform steps 2 - 4 for each t = {l, 2, .., n-1}.

2. Выполнить п. 3 для каждой цепи h= {1,2,...,m}. 2. Perform step 3 for each chain h = {1,2, ..., m}.

3. Вычислить ω_h(r₁,r₂,...,r_t).
4. Вычислить

5. Определить

6. Конец.3. Calculate ω _h (r ₁ , r ₂ , ..., r _t ).
4. Calculate

5. Define

6. The end.

Таким образом, наличие алгоритма определения загруженности рабочего поля подтверждает возможность достижения технического результата предлагаемым устройством. Кроме того, можно показать, что критерий суммарной длины цепей L_Σ(π_r) может быть рассчитан как сумма значений локальной загруженности. Это обусловлено тем, что используется одномерное регулярное дискретное рабочее поле размещения с постоянным шагом. При этом величина ω(r₁,r₂,...,r_t) представляет собой суммарную длину цепей в интервале между позициями t и t+1. Поэтому

(4)
или иначе

(5)
В предлагаемом устройстве используется именно такой способ расчета суммарной длины цепей.Thus, the presence of an algorithm for determining the load of the working field confirms the possibility of achieving a technical result by the proposed device. In addition, it can be shown that the criterion for the total chain length L _Σ (π _r ) can be calculated as the sum of the values of local congestion. This is due to the fact that a one-dimensional regular discrete placement working field with a constant step is used. Moreover, the quantity ω (r ₁ , r ₂ , ..., r _t ) represents the total length of the chains in the interval between the positions t and t + 1. therefore

(4)
or otherwise

(5)
The proposed device uses just such a method of calculating the total length of the chains.

Предлагаемое изобретение поясняется прилагаемыми фигурами, где на фиг.1 приведена структурная схема устройства, на фиг. 2 - функциональная схема блока распознавания загрузки, на фиг. 3 и 4 - временные диаграммы работы устройства в режимах инициализации и оценки размещения соответственно, на фиг. 5 показан пример матрицы инцидентности A(π_r)_8×6, π_r= (1,2,3,4,5,6), а на фиг. 6 приведена соответствующая ей интервальная диаграмма, на фиг. 7 приведен пример матрицы инцидентности A(π_r)_8×6, для перестановки π_r= (2,1,3,6,5,4), на фиг. 8 показано размещение матрицы инцидентности A_8X6 в блоке памяти устройства, на фиг. 9 и 10 приведены примеры разрядно-последовательного представления матрицы инцидентности A(π_r)_8×6 для перестановок π_r= (1,2,3,4,5,6) и π_r= (2,1,3,6,5,4) соответственно.The invention is illustrated by the accompanying figures, where in Fig.1 shows a structural diagram of a device, in Fig. 2 is a functional diagram of a load recognition unit, FIG. 3 and 4 are timing diagrams of the operation of the device in initialization and placement evaluation modes, respectively, in FIG. 5 shows an example of the incidence matrix A (π _r ) _{8 × 6} , π _r = (1,2,3,4,5,6), and in FIG. 6 shows the corresponding interval diagram, FIG. 7 shows an example of the incidence matrix A (π _r ) _{8 × 6} , for the permutation π _r = (2,1,3,6,5,4), in FIG. 8 shows the placement of the incidence matrix A _8X6 in the device memory unit; FIG. Figures 9 and 10 show examples of a bit-sequential representation of the incidence matrix A (π _r ) _{8 × 6} for permutations π _r = (1,2,3,4,5,6) and π _r = (2,1,3,6, 5.4) respectively.

Устройство содержит блок 1 памяти, m идентичных блоков 2 подсчета длины цепи, блок 3 нахождения максимума, m идентичных блоков 4 распознавания загрузки, блок 5 подсчета числа единиц, сумматор 6, блок 7 выделения максимума, элемент И 8, вход 9 установки, шину 10 записи матрицы инцидентности исходного гиперграфа, шину 11 адреса, вход 12 сброса, вход 13 синхронизации, вход 14 окончания перестановки, вход 15 инициализации, первый 16, второй 17 и третий 18 выходы оценки текущего размещения, а также выход 19 окончания оценки текущего размещения. Причем вход 9 установки соединен со входом управления записью/считывания блока 1 памяти, шина 10 записи матрицы инцидентности соединена с информационными входами блока 1 памяти, адресные входы которого соединены с шиной 11 адреса, к соответствующим управляющим входам каждого БПДЦ 2 присоединены входы 12 сброса, 13 синхронизации и 14 окончания перестановки, а к соответствующим управляющим входам каждого БРЗ 4 присоединены входы 12 сброса, 14 окончания перестановки, 15 инициализации и выход 19 окончания оценки текущего размещения, при этом i-й выход блока 1 памяти (i= 1,..., m) соединен с информационными входами i-го БПДЦ 2 и i-го БРЗ 4, выход же i-го БПДЦ 2 соединен с i-м информационным входом блока 3, а информационный выход i-го БРЗ 4 соединен с i-м входом БПЧЕ 5, сигнальный же выход i-го БРЗ 4 соединен с соответствующим входом элемента И 8, к выходу БПЧЕ 5 подключены информационные входы сумматора 6 и блока 7, соответствующие управляющие входы которых соединены со входом 12 сброса, 13 синхронизации, 14 окончания перестановки и выходом 19 окончания оценки текущего размещения. Выходы блока 3 нахождения максимума, сумматора 6 и блока 7 выделения максимума являются соответственно первым 16, вторым 17 и третьим 18 выходами оценки текущего размещения, выход элемента И 8 является выходом 19 окончания оценки текущего размещения. The device contains a memory unit 1, m identical blocks 2 for calculating the length of the circuit, block 3 for finding the maximum, m identical blocks 4 for recognizing the load, block 5 for counting the number of units, adder 6, block 7 for selecting the maximum, element And 8, input 9 of the installation, bus 10 recording the incidence matrix of the initial hypergraph, address bus 11, reset input 12, synchronization input 13, input 14 of the end of the permutation, input 15 of initialization, the first 16, second 17 and third 18 outputs of the assessment of the current location, as well as output 19 of the end of the assessment of the current location. Moreover, the installation input 9 is connected to the write / read control input of the memory unit 1, the incidence matrix recording bus 10 is connected to the information inputs of the memory unit 1, the address inputs of which are connected to the address bus 11, the reset inputs 12 are connected to the corresponding control inputs of each BPC 2, 13 synchronization and 14 end of the permutation, and to the corresponding control inputs of each BRZ 4 are connected inputs 12 of the reset, 14 end of the permutation, 15 initialization and output 19 of the end of the assessment of the current placement, with the i-th output eye 1 memory (i = 1, ..., m) is connected to the information inputs of the i-th BDC 2 and the i-th BRZ 4, the output of the i-th BDC 2 is connected to the i-th information input of block 3, and the information output the i-th BRZ 4 is connected to the i-th input of the BPCH 5, the signal output of the i-th BRZ 4 is connected to the corresponding input of the And 8 element, the information inputs of the adder 6 and block 7 are connected to the output of the BRCH 5, the corresponding control inputs of which are connected to the input 12 reset, 13 synchronization, 14 end of the permutation and output 19 of the end of the assessment of the current placement. The outputs of block 3 for finding the maximum, adder 6 and block 7 for allocating the maximum are respectively the first 16, second 17, and third 18 outputs of the assessment of the current location, the output of element And 8 is the output 19 of the end of the assessment of the current location.

Каждый БРЗ 4 (фиг. 2) содержит триггер 20, первый 21, второй 22, третий 23 и четвертый 24 элементы И, счетчик 25 и регистр 26, причем вход установки триггера 20 в единичное состояние соединен с первыми входами первого 21 и второго 22 элементов И и является информационным входом БРЗ 4, вторые входы всех элементов И соединены между собой и являются входом инициализации БРЗ 4, первый вход третьего элемента И 23 является входом признака окончания оценки текущего размещения, первый же вход четвертого элемента И 24 соединен с первым входом установки в нулевое состояние триггера 20 и является входом признака окончания перестановки, вход установки в нулевое состояние счетчика 25 является входом сброса БРЗ 4, выход триггера 20 является информационным выходом БРЗ 4, а его сигнальным выходом является выход окончания счета счетчика 25, соединенный со вторым входом установки триггера 20 в нулевое состояние. При этом вход прямого счета счетчика 25 соединен с выходом элемента И 21, выход элемента И 22 соединен со входом обратного счета счетчика 25, вход параллельной загрузки которого соединен с выходом элемента И 23, информационные же входы счетчика 25 соединены с соответствующими выходами регистра 26, информационные входы которого соединены с соответствующими информационными выходами счетчика 25, а вход параллельной загрузки регистра 26 соединен с выходом элемента И 24. Each RHZ 4 (Fig. 2) contains a trigger 20, first 21, second 22, third 23 and fourth 24 AND elements, a counter 25 and a register 26, and the input of setting the trigger 20 in a single state is connected to the first inputs of the first 21 and second 22 elements And it is an information input of BRZ 4, the second inputs of all elements And are interconnected and are the input of initialization of BRZ 4, the first input of the third element And 23 is the input of the sign of the end of the assessment of the current placement, the first input of the fourth element And 24 is connected to the first input of the installation in zero state The trigger 20 is the input of the sign of the end of the permutation, the input to the zero state of the counter 25 is the reset input of the BRZ 4, the output of the trigger 20 is the information output of the BRZ 4, and its signal output is the output of the end of the counter 25 connected to the second input of the trigger 20 to zero state. The input of the direct count of the counter 25 is connected to the output of the element And 21, the output of the element And 22 is connected to the input of the countdown of the counter 25, the parallel load input of which is connected to the output of the And 23 element, the information inputs of the counter 25 are connected to the corresponding outputs of the register 26, information the inputs of which are connected to the corresponding information outputs of the counter 25, and the input of the parallel loading of the register 26 is connected to the output of the element And 24.

Рассмотрим принцип действия и динамику работы устройства. Исходная матрица инцидентности размещается в блоке памяти таким образом, что обеспечивается параллельный доступ ко всем элементам некоторого столбца матрицы, являющегося разрядным срезом (см. фиг. 8). С учетом того, что цепи схемы, соответствующие строкам матрицы инцидентности, выступают в качестве подлежащих обработке слов данных (например, при подсчете длины цепи), такую структуру можно рассматривать как разрядно-последовательную пословно-параллельную. При этом каждый элемент матрицы представлен одним битом. В качестве блока памяти используется обычное ОЗУ с произвольной выборкой, включающее дешифратор адреса (см. фиг. 8). Consider the principle of operation and the dynamics of the device. The original incidence matrix is located in the memory block in such a way that parallel access to all elements of a certain column of the matrix is provided, which is a bit slice (see Fig. 8). Considering that the circuit chains corresponding to the rows of the incidence matrix act as data words to be processed (for example, when calculating the chain length), such a structure can be considered as a bit-sequential word-parallel. In addition, each matrix element is represented by one bit. As a memory block, conventional random access RAM is used, including an address decoder (see Fig. 8).

В целях упрощения изложения положим, что столбцы матрицы размещаются в блоке памяти, начиная с нулевого адреса в порядке возрастания их номеров. Варианты размещения аналогично прототипу формируются вне устройства. При этом для задания вариантов размещения принята следующая форма: последовательность двоичных кодов, где численное значение любого кода взаимно однозначно соответствует номеру элемента, а порядковый номер данного кода в последовательности - номеру позиции, в которую размещается данный элемент. Поскольку в вычислительной технике используются значения, включая нулевое, то примем, что значение кода в последовательности равно уменьшенному на единицу номеру соответствующего элемента. Если такую последовательность кодов (вариант размещения) подать на адресные входы блока памяти, то на выходах последнего будет сформировано соответствующее разрядно-последовательное представление матрицы. На фиг. 9 и 10 приведены примеры разрядно-последовательного представления матрицы инцидентности A(π_r)_8×6 для перестановок π_r= (1,2,3,4,5,6) и π_r= (2,1,3,6,5,4) соответственно (фактически на адресные входы блока памяти поступают двоичные эквиваленты перестановок, в данном случае (000,001,010,011,100,101) и (001,000,010,101,100,011)). При этом поступление каждого кода последовательности и, соответственно, считывание каждого разрядного среза синхронизируется импульсами CLK, поступающими на вход 13 синхронизации. Подчеркнем, что в процессе формирования разрядно-последовательного представления матрицы независимо от перестановки

не происходит физического преобразования матрицы в блоке памяти.In order to simplify the presentation, we assume that the columns of the matrix are located in the memory block, starting from the zero address in ascending order of their numbers. Placement options similar to the prototype are formed outside the device. In this case, to set the placement options, the following form is adopted: a sequence of binary codes, where the numerical value of any code corresponds to the element number one-to-one, and the serial number of this code in the sequence corresponds to the position number in which this element is placed. Since values are used in computing, including zero, we assume that the code value in the sequence is equal to the unit number of the corresponding element reduced by one. If such a sequence of codes (placement option) is applied to the address inputs of the memory block, then the corresponding bit-sequence representation of the matrix will be generated at the outputs of the memory block. In FIG. Figures 9 and 10 show examples of a bit-sequential representation of the incidence matrix A (π _r ) _{8 × 6} for permutations π _r = (1,2,3,4,5,6) and π _r = (2,1,3,6, 5.4), respectively (in fact, the binary equivalents of permutations arrive in the address inputs of the memory block, in this case (000,001,010,011,100,101) and (001,000,010,101,100,011)). In this case, the arrival of each sequence code and, accordingly, the reading of each bit slice is synchronized by CLK pulses supplied to the synchronization input 13. We emphasize that in the process of forming a bit-sequential representation of the matrix, regardless of the permutation

There is no physical transformation of the matrix in the memory block.

Перед началом работы блок 1 памяти устанавливается по входу 9 в режим записи и через шину 10 записи в него загружается матрица инцидентности исходного гиперграфа. После окончания загрузки матрицы блок 1 памяти по входу 5 переводится в режим чтения. Теперь путем подачи на вход 15 инициализации низкого уровня (логического нуля) устройство переводится в режим инициализации. В процессе инициализации формируются исходные данные, необходимые для основного рабочего режима, а именно определяется разветвленность C_h каждой цепи, представляющая собой число инцидентных данной цепи элементов. Таким образом, разветвленность h-й цепи может быть найдена как число единичных элементов в соответствующей строке матрицы инцидентности, т.е.Before starting work, the memory unit 1 is installed at the input 9 into the recording mode and through the bus 10 of the recording the incidence matrix of the original hypergraph is loaded into it. After the matrix has finished loading, memory block 1 at input 5 is put into reading mode. Now, by applying a low level initialization (logical zero) to the input 15, the device is put into initialization mode. In the initialization process, the initial data necessary for the main operating mode is formed, namely, the branching C _{h of} each circuit is determined, which is the number of elements incident to this circuit. Thus, the branching of the hth chain can be found as the number of unit elements in the corresponding row of the incidence matrix, i.e.

Определение разветвленности для всех цепей осуществляется одинаково с помощью блоков 4₁...4_m распознавания загрузки (см. фиг. 2) следующим образом. Единичным импульсом на входе 12 сброса обнуляется счетчик 25, а низкий уровень на входе 15 инициализации разрешает счетчику 25 только прямой счет, а регистру 26 - параллельную загрузку. При подаче на адресную шину 11 блока 1 памяти произвольной кодовой последовательности, содержащей адреса всех элементов без повторений (для простоты положим, что π_r= (1,2,3,4,5,6)), на выходе блока 1 памяти будет формироваться соответствующее разрядно-последовательное представление матрицы инцидентности. При этом разрядно-последовательное представление h-й цепи будет иметься на информационном входе соответствующего БРЗ. Все единичные импульсы, соответствующие единичным элементам h-й строки, будут подсчитываться счетчиком 25 и по приходу сигнала окончания перестановки на вход 14 счетчик 25 будет содержать значение C_h. Данный процесс наглядно представлен диаграммами, приведенными на фиг. 3, где в качестве примера используется первая строка матрицы A(π_r)_8×6, приведенной на фиг. 5, для перестановки π_r= (1,2,3,4,5,6). В данном примере С₁ = 3 и именно таковым является содержимое счетчика 25 по приходу сигнала на вход 14 окончания перестановки. По этому сигналу производится запись содержимого счетчика 25 в регистр 26 и, таким образом, в этом регистре сохраняется значение разветвленности соответствующей цепи. По этому же сигналу триггер 20 устанавливается в нулевое состояние. На этом процесс инициализации заканчивается. При этом в регистре h-го БРЗ будет содержаться значение разветвленности h-й цепи, а на информационных и сигнальных выходах всех БРЗ будет низкий уровень.

The definition of branching for all circuits is carried out identically using blocks 4 ₁ ... 4 _m recognition recognition (see Fig. 2) as follows. A single pulse at the reset input 12 resets the counter 25, and a low level at the initialization input 15 allows the counter 25 to only directly count, and the register 26 to parallel load. When applying to the address bus 11 of memory block 1 an arbitrary code sequence containing the addresses of all elements without repetition (for simplicity, we assume that π _r = (1,2,3,4,5,6)), the output of memory block 1 will be formed the corresponding bit-sequential representation of the incidence matrix. In this case, the bit-sequential representation of the hth circuit will be available at the information input of the corresponding RHL. All unit pulses corresponding to the unit elements of the hth row will be counted by the counter 25 and, upon the arrival of the signal of the end of the permutation to the input 14, the counter 25 will contain the value C _h . This process is graphically represented by the diagrams shown in FIG. 3, where, as an example, the first row of the matrix A (π _r ) _{8 × 6} shown in FIG. 5, for the permutation π _r = (1,2,3,4,5,6). In this example, C ₁ = 3, and this is exactly what the contents of the counter 25 are when the signal arrives at input 14 of the end of the permutation. According to this signal, the contents of the counter 25 are recorded in register 26 and, thus, the branching value of the corresponding circuit is stored in this register. By the same signal, the trigger 20 is set to zero. This completes the initialization process. At the same time, the branching value of the hth circuit will be contained in the register of the hth RHL, and the information and signal outputs of all RHLs will have a low level.

Основной рабочий режим, т. е. режим оценки размещения, активизируется единичным уровнем на входе 15 инициализации. При этом для счетчика 25 разрешаются обратный счет и параллельная загрузка, а параллельная загрузка регистра 26 блокируется элементом И 24. После этого устройство готово к приему на адресную шину 11 кодовой последовательности, соответствующей оцениваемому варианту размещения. Формирование разрядно-последовательного представления матрицы инцидентности для данного варианта размещения происходит так же, как и в режиме инициализации. Определение загруженности рабочего поля происходит следующим образом. До прихода на информационный вход БРЗ первого единичного сигнала его состояние не изменяется, а на информационном и сигнальном выходах БРЗ поддерживается низкий уровень (см. фиг. 4). По приходу на информационный вход БРЗ первого единичного сигнала он, поступая на вход установки в единичное состояние триггера 20, устанавливает его в единичное состояние. Этот же сигнал поступает на вход обратного счета счетчика 25 и уменьшает его содержимое на единицу. Аналогично процесс обработки повторяется при поступлении на информационный вход БРЗ очередного единичного сигнала за тем лишь исключением, что состояние триггера 20 уже не изменяется. При поступлении на информационный вход БРЗ последнего единичного сигнала, а для h-го БРЗ таких сигналов будет C_h, содержимое счетчика 25, уменьшаясь на единицу, становится равным нулю. При этом на его выходе окончания счета формируется единичный уровень, который, поступая на второй вход установки триггера 20 в нулевое состояние, устанавливает его в это состояние (см. фиг. 4), что соответствует окончанию обработки данной цепи. Одновременно единичный уровень с сигнального выхода БРЗ поступает на соответствующий вход элемента И 8, который срабатывает по окончании обработки всех цепей (для показанного на фиг. 4 случая все цепи оканчиваются по синхроимпульсу CLK5). На выходе элемента И 8 формируется единичный уровень, свидетельствующий об окончании оценки текущего размещения, который появляется и на входах признака окончания оценки текущего размещения всех БРЗ. Этот же единичный уровень поступает через элемент И 23 на вход параллельной загрузки счетчика 25, в результате чего содержимое регистра 26 копируется в счетчик 25 (для h-го БРЗ копируется значение C_h разветвленности h-й цепи). Как только содержимое счетчика 25 становится отличным от нуля, на его выходе окончания счета снова устанавливается нулевой уровень, в связи с чем на выходе элемента И 8 восстанавливается нулевой уровень (см. фиг. 4). На этом оканчивается обработка сформированного варианта размещения с помощью БРЗ, а сами эти блоки оказываются подготовленными к обработке очередного варианта размещения. Данные, полученные на информационном выходе БРЗ, интерпретируются следующим образом. Для цепи h на момент CLKt на информационном выходе h-го БРЗ формируется значение ω_h(r₁,r₂,...,r_t). Таким образом, если данные на информационных выходах всех БРЗ рассматривать совместно, то они соответствуют разрядно-последовательному представлению интервальной диаграммы матрицы для текущего варианта размещения. Для нахождения значения ω(r₁,r₂,...,r_t) в соответствии с (2) необходимо просуммировать сигналы на информационных выходах всех БРЗ на момент времени CLKt. В связи с тем, что суммированию подлежат булевы значения, для их суммирования может быть использован блок 5 подсчета числа единиц, на выходе которого и формируется значение ω(r₁,r₂,...,r_t), соответствующее моменту времени CLKt. Для нахождения загруженности рабочего поля d(π_r) в соответствии с (1) используется блок 7 выделения максимума. По сигналу на входе 12 сброса этот блок подготавливается к работе, данные на информационном входе фиксируются с учетом синхроимпульсов CLKt на входе 13 синхронизации. Таким образом, блок 7 выделения максимума, имея на своем входе последовательность значений ω(r₁,r₂,...,r_t), для t= 1,2,...,n-1 выделяет максимальное из них, которое в соответствии с (1) является значением загруженности рабочего поля d(π_r) и выдает его на свой выход. По приходу на соответствующие управляющие входы блока 7 сигнала окончания перестановки либо сигнала окончания оценки текущего размещения блок 7 подготавливается к приему очередной последовательности данных.The main operating mode, i.e. the allocation evaluation mode, is activated by a single level at the initialization input 15. Moreover, the counter 25 and the parallel download are allowed for the counter 25, and the parallel loading of the register 26 is blocked by the And 24. Then the device is ready to receive on the address bus 11 a code sequence corresponding to the estimated placement option. The formation of a bit-sequential representation of the incidence matrix for this placement option occurs in the same way as in the initialization mode. The definition of the workload is as follows. Prior to the arrival of the first single signal at the BRZ information input, its state does not change, and a low level is maintained at the BRZ information and signal outputs (see Fig. 4). Upon arrival at the information input of the BRZ of the first single signal, he, arriving at the input of the installation in the single state of the trigger 20, sets it to a single state. The same signal is fed to the input of the countdown of the counter 25 and reduces its content by one. Similarly, the processing process is repeated upon receipt of the next single signal at the RHZ information input, with the only exception that the state of trigger 20 does not change. When the last single signal arrives at the information input of the RHL, and for the h-th RHL of such signals there will be C _h , the contents of the counter 25, decreasing by one, becomes equal to zero. At the same time, at its output end of the count, a unit level is formed, which, entering the second input of setting the trigger 20 to zero, sets it to this state (see Fig. 4), which corresponds to the end of processing of this circuit. At the same time, a single level from the signal output of the BRZ is supplied to the corresponding input of the And 8 element, which is triggered when all the circuits are processed (for the case shown in Fig. 4, all circuits terminate according to the CLK5 clock). At the output of element And 8, a single level is formed, indicating the end of the assessment of the current placement, which appears on the inputs of the sign of the end of the assessment of the current placement of all RHLs. The same unit level enters through the And 23 element to the input of the parallel load of the counter 25, as a result of which the contents of the register 26 are copied to the counter 25 (for the h-th RHL, the value of _h branching of the h-th chain is copied). As soon as the contents of the counter 25 becomes non-zero, at its output the end of the count is again set to a zero level, and therefore, at the output of the And 8 element, a zero level is restored (see Fig. 4). This ends the processing of the generated placement option using RHL, and these blocks themselves are prepared for processing the next placement option. The data obtained at the information output of the RHL are interpreted as follows. For the circuit h at the time CLKt, the value of ω _h (r ₁ , r ₂ , ..., r _t ) is generated at the information output of the h-th RHL. Thus, if the data at the information outputs of all RHZs are considered together, then they correspond to the bit-sequential representation of the matrix interval diagram for the current placement option. To find the value of ω (r ₁ , r ₂ , ..., r _t ) in accordance with (2), it is necessary to sum the signals at the information outputs of all RHLs at the time instant CLKt. Due to the fact that Boolean values are subject to summation, block 5 for counting the number of units can be used to sum them, the output of which generates the value ω (r ₁ , r ₂ , ..., r _t ) corresponding to the time instant CLKt. To find the load of the working field d (π _r ) in accordance with (1), block 7 is allocated maximum. By the signal at the reset input 12, this block is prepared for operation, data at the information input are recorded taking into account the CLKt clock pulses at the synchronization input 13. Thus, the maximum allocation unit 7, having at its input a sequence of values of ω (r ₁ , r ₂ , ..., r _t ), for t = 1,2, ..., n-1 selects the maximum of them, which in accordance with (1) is the load of the working field d (π _r ) and gives it to its output. Upon arrival at the appropriate control inputs of block 7, the signal of the end of the permutation or the signal of the end of the assessment of the current placement, block 7 is prepared for receiving the next sequence of data.

Для определения суммарной длины цепей L_Σ(π_r) в соответствии с (4) используется накапливающий сумматор 6. По сигналу на входе 12 сброса сумматор подготавливается к работе, данные на его информационном входе фиксируются с учетом синхроимпульсов CLKt на входе 13 синхронизации. Таким образом, в, сумматоре 6 накапливается сумма значений ω(r₁,r₂,...,r_t) для t= 1,2,.,n-l и по окончании оценки текущего размещения, т.е. после поступления сигнала окончания оценки текущего размещения на выходе 19 либо сигнала окончания перестановки на входе 15 на выходе сумматора будет сформировано значение суммарной длины цепей L_Σ(π_r), a сам сумматор подготавливается к приему очередной последовательности данных. Для нахождения наибольшей длины цепи используются блоки 2₁, 2₂, . ..,2_m подсчета длины цепи и блок 3 нахождения максимума. Каждый такой блок определяет длину соответствующей цепи, после чего блоком 3 нахождения максимума из них выделяется наибольшее значение, которое выдается на первый выход 16 оценки текущего размещения. Описанный процесс оценки аналогичным образом осуществляется для любого варианта размещения.To determine the total length of the circuits L _Σ (π _r ) in accordance with (4), an accumulating adder 6 is used. According to the signal at the input 12 of the reset, the adder is prepared for operation, data at its information input are recorded taking into account the CLKt clock pulses at the synchronization input 13. Thus, in, adder 6 accumulates the sum of the values of ω (r ₁ , r ₂ , ..., r _t ) for t = 1,2,., Nl and at the end of the assessment of the current location, i.e. after the signal arrives at the end of the estimation of the current location at output 19 or the signal at the end of the permutation at input 15, the value of the total chain length L _Σ (π _r ) is generated at the output of the adder, and the adder itself is prepared to receive the next sequence of data. To find the longest chain length, use blocks 2 ₁ , 2 ₂ ,. .., 2 _{m of} counting the chain length and block 3 finding the maximum. Each such block determines the length of the corresponding chain, after which, by block 3 for finding the maximum, the highest value is allocated from them, which is issued to the first output 16 of the current allocation estimate. The described evaluation process is similarly carried out for any placement option.

Использование совокупности существенных признаков изобретения позволяет расширить функциональные возможности устройства для оценки линейного размещения элементов за счет обеспечения возможности подсчета критерия загруженности рабочего поля размещения. Кроме того, предлагаемое устройство предоставляет потенциальную возможность повышения средней производительности при оценке размещения за счет использования сигнального выхода 19 окончания оценки текущего размещения. При появлении на этом выходе единичного сигнала внешнее устройство формирования вариантов размещения (перестановок) может прервать текущую перестановку и начать формирование следующей. Еще одним преимуществом предлагаемого устройства является исключение из состава устройства многовходового сумматора, являющегося сложным и медленно действующим элементом, за счет использования метода подсчета суммарной длины цепей на основе выражения (4), что позволяет использовать сумматор накапливающего типа. Using the set of essential features of the invention allows to expand the functionality of the device for assessing the linear placement of elements by providing the possibility of calculating the criterion of the workload of the working field of placement. In addition, the proposed device provides a potential opportunity to increase the average productivity in the evaluation of placement by using the signal output 19 of the end of the assessment of the current placement. When a single signal appears at this output, an external device for generating placement options (permutations) can interrupt the current permutation and begin forming the next one. Another advantage of the proposed device is the exclusion of the multi-input adder, which is a complex and slow-acting element, from the composition of the device due to the use of the method of calculating the total length of the circuits based on expression (4), which allows the use of an accumulator of accumulating type.

Claims

A device for evaluating the linear arrangement of elements, containing a memory block, m identical blocks for calculating the chain length (m is the number of chains), a block for finding the maximum, an installation input, an incidence matrix record bus for the initial hypergraph, an address bus, a reset input, a synchronization input, an end of permutation input , the first and second outputs of the assessment of the current location, and the input of the installation is connected to the input control of the write / read of the memory block, the recording bus of the incidence matrix of the original hypergraph is connected to the information inputs of the block as the memory, the address inputs of which are connected to the address bus, the inputs of reset, synchronization and the end of the permutation are connected to the corresponding inputs of each block for counting the length of the circuit, while the ith output of the memory block (i = 1, ..., m) is connected to the information the input of the i-th block for counting the length of the circuit, the output of which is connected to the i-th information input of the block for finding the maximum, and the output of the latter is the first output of the estimate of the current location, characterized in that m identical blocks of load recognition are entered into it, the block for counting the number e initial, adder, maximum allocation block, AND element, initialization input, third output of the current allocation estimate and the output of the end of the current allocation estimation, the i-th output of the memory block being connected to the information input of the i-th load recognition block, to the corresponding control inputs of each block recognition of loading connected inputs reset, the end of the permutation, initialization and the output end of the evaluation of the current location, the information outputs of the recognition blocks download are connected to the inputs of the block counting numbers dits, the signal outputs of the load recognition blocks are connected to the inputs of the And element, the output of which is the output of the end of the current placement assessment, the output of the unit number counting unit is connected to the information inputs of the adder and the maximum allocation unit, the corresponding control inputs of which are connected to the reset, synchronization, end inputs permutations and the output of the end of the assessment of the current placement, while the outputs of the adder and the maximum allocation unit are respectively the second and third outputs of the estimate ki current location.