RU2119717C1 - Device for phase synchronization - Google Patents
Device for phase synchronization Download PDFInfo
- Publication number
- RU2119717C1 RU2119717C1 RU97106276A RU97106276A RU2119717C1 RU 2119717 C1 RU2119717 C1 RU 2119717C1 RU 97106276 A RU97106276 A RU 97106276A RU 97106276 A RU97106276 A RU 97106276A RU 2119717 C1 RU2119717 C1 RU 2119717C1
- Authority
- RU
- Russia
- Prior art keywords
- adder
- phase
- inputs
- input
- bit
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
Для генерирования синхросигналов, позволяющих различить битовые ячейки в процессе приема дискретной информации, применяются устройства фазовой синхронизации на основе многофазного генератора (Чулков В.А. Дискретно-фазовая автоподстройка в устройстве синхронизации данных. - Вопросы радиоэлектроники, сер. ЭВТ, 1990, вып. 13, с. 70 - 76). Такие устройства сочетают точность и высокую рабочую частоту аналоговых систем фазовой автоподстройки частоты (ФАПЧ) с высокой стабильностью и устойчивостью цифровых систем ФАПЧ. To generate clock signals that allow to distinguish bit cells in the process of receiving discrete information, phase synchronization devices based on a multiphase generator are used (V. Chulkov. Discrete-phase self-tuning in a data synchronization device. - Questions of Radio Electronics, Ser. EVT, 1990, issue 13 , p. 70 - 76). Such devices combine the accuracy and high operating frequency of analog phase locked loop (PLL) systems with the high stability and resilience of digital PLL systems.
Известно устройство коррекции фазы сигнала по заявке ФРГ N OS 3826717, кл. H 03 L 7/00. Это устройство состоит из стабильного генератора, нагруженного на многозвенный элемент задержки, регистра хранения, у которого информационные входы подключены к соответствующим выходам элемента задержки, а синхронизирующий вход служит входом информационного сигнала, а также выходной комбинационной схемы. В момент поступления информационного сигнала регистр хранения фиксирует текущую фазу многофазного опорного генератора, образованного стабильным генератором и элементом задержки, а комбинационная схема выбирает в качестве выходного синхросигнала сигнал элемента задержки, находящийся в заданном фазовом отношении к информационному сигналу. Данное устройство характеризуется значительной дисперсией фазы выходного синхросигнала ввиду ее жесткой связи с фазой информационного сигнала, претерпевающей искажения в процессе передачи этого сигнала. A device for phase correction of the signal according to the application of Germany N OS 3826717, class. H 03 L 7/00. This device consists of a stable generator loaded on a multi-link delay element, a storage register, in which information inputs are connected to the corresponding outputs of the delay element, and the clock input serves as an input of an information signal, as well as an output combinational circuit. At the moment of the arrival of the information signal, the storage register fixes the current phase of the multiphase reference generator formed by the stable generator and the delay element, and the combinational circuit selects the delay element signal in the predetermined phase relation to the information signal as the output clock signal. This device is characterized by a significant dispersion of the phase of the output clock signal due to its rigid connection with the phase of the information signal, which undergoes distortion during the transmission of this signal.
Аналогичный принцип реализует устройство для синхронизации фазы по патенту Нидерландов N 183214, кл. H 03 L 7/00, включающее генератор тактового сигнала и соединенную с ним секционированную линию задержки, каждый вывод которой может подключаться к выходу устройства через мультиплексор. Мультиплексор управляется схемой обнаружения совпадений, оценивающей фазу входного сигнала. В этом устройстве также не предусмотрена фильтрация фазового дрожания выходного сигнала, что обуславливает низкую точность синхронизации. A similar principle is implemented by the device for phase synchronization according to the patent of the Netherlands N 183214, cl. H 03 L 7/00, including a clock generator and a sectioned delay line connected to it, each output of which can be connected to the output of the device through a multiplexer. The multiplexer is controlled by a coincidence detection circuit evaluating the phase of the input signal. This device also does not provide filtering phase jitter of the output signal, which leads to low accuracy of synchronization.
Известна также цифровая петля фазовой автоподстройки по патенту ЕПВ N 0240232, кл. H 03 L 7/00, содержащая программируемую линию задержки, подключенную к выходу кварцевого генератора, и фазовый детектор, который управляет программируемой линией задержки с помощью реверсивного счетчика. Управление временем задержки осуществляется таким образом, что фазовая разность между входным сигналом данных и выходным сигналом программируемой линии задержки минимизируется. Недостаток данного аналога состоит в низкой точности и узком частотном диапазоне синхронизации, что обусловлено прямоугольной формой дискриминационной характеристики фазового сочетания с реверсивным счетчиком. Also known is a digital phase-locked loop according to EPO patent N 0240232, class. H 03 L 7/00, containing a programmable delay line connected to the output of the crystal oscillator, and a phase detector that controls the programmable delay line using a reversible counter. The delay time is controlled in such a way that the phase difference between the input data signal and the output signal of the programmable delay line is minimized. The disadvantage of this analogue is the low accuracy and narrow frequency range of synchronization, which is due to the rectangular shape of the discriminatory characteristics of the phase combination with a reversible counter.
Из известных аналогов наиболее близким по технической сущности к настоящему изобретению является устройство синхронизации канала воспроизведения данных по авторскому свидетельству СССР N 1674245, кл. G 11 B 27/00, H 03 L 7/00, в котором блок фазовой автоподстройки состоит из соединенного с выходным зажимом мультиплексора, у которого группа информационных входов соединена с многофазным опорным генератором, а группа адресных входов - с выходами реверсивного счетчика. Функции фазового детектора в данном устройстве выполняет триггер, фиксирующий либо отставание выходного синхросигнала от входного информационного сигнала, либо опережение. Результат фазового сравнения представляет собой двоичную единицу, либо прибавляемую, либо вычитаемую реверсивным счетчиком. В процессе автоподстройки реверсивный счетчик последовательно изменяет адресный код мультиплексора, передающего на выходной зажим сигнал с одного из выходов опорного генератора. Изменение адреса происходит в направлении компенсации фазовой разности, которая в установившемся режиме составляет ± 2π/ N , где N - число выходов опорного генератора. Недостаток устройства-прототипа состоит в том, что фазовый детектор-триггер фиксирует лишь знак фазовой разности, что соответствует прямоугольной дискриминационной характеристике. В результате устройство-прототип обладает низким быстродействием в режиме установления синхронизма, узкой частотной полосой захвата и недостаточной динамической точностью синхронизации. Of the known analogues, the closest in technical essence to the present invention is a device for synchronizing the data playback channel according to the USSR copyright certificate N 1674245, class. G 11 B 27/00, H 03 L 7/00, in which the phase-locked loop consists of a multiplexer connected to the output terminal, in which the group of information inputs is connected to a multiphase reference generator, and the group of address inputs is connected to the outputs of the reversible counter. The functions of a phase detector in this device are performed by a trigger that detects either the lag of the output clock signal from the input information signal or the lead. The result of the phase comparison is a binary unit, either added or subtracted by a reversible counter. In the process of auto-tuning, the reversible counter sequentially changes the address code of the multiplexer, which transmits to the output terminal a signal from one of the outputs of the reference generator. The address changes in the direction of phase difference compensation, which in the steady state is ± 2π / N, where N is the number of outputs of the reference generator. The disadvantage of the prototype device is that the phase detector-trigger captures only the sign of the phase difference, which corresponds to a rectangular discriminatory characteristic. As a result, the prototype device has a low speed in the mode of establishing synchronism, a narrow capture frequency band and insufficient dynamic synchronization accuracy.
Целью настоящего изобретения является расширение частотной полосы синхронизации, уменьшение времени установления синхронизма и повышение точности синхронизации. Указанная цель достигается введением в устройство дополнительных цифровых блоков, обеспечивающих в совокупности пилообразную дискриминационную характеристику фазового сравнения и управляемую инерционность устройства. The aim of the present invention is to expand the frequency band synchronization, reducing the time to establish synchronism and improving the accuracy of synchronization. This goal is achieved by introducing additional digital blocks into the device, which together provide a sawtooth discriminatory characteristic of phase comparison and a controlled inertia of the device.
Для этого в устройство фазовой синхронизации, содержащее опорный 2m-фазный генератор, подключенный к 2m-информационным входам мультиплексора, введены (m + 1)-разрядный сумматор-вычитатель, (m + 1)-разрядный сумматор, блок сдвига числа в разрядной сетке и два регистра хранения.For this, a (m + 1) -digit adder-subtractor, (m + 1) -digit adder, a block for shifting the number in the discharge, are introduced into the phase synchronization device containing a reference 2 m- phase generator connected to 2 m -information inputs of the multiplexer grid and two storage registers.
2m-фазный выход опорного генератора через первый регистр хранения присоединен к 2m выходам шифратора, выходами соединенного с m младшими входами первого операнда сумматора. Младшие m входов второго операнда сумматора через m-разрядный блок инверторов подключены к старшим m выходам второго регистра хранения и к адресным входам мультиплексора. Все (m + 1) выходы сумматора-вычитателя через второй регистр хранения присоединены к его же (m + 1) входам первого операнда, вход управления - к выходу старшего разряда сумматора, а (m + 1) входов второго операнда - к соответствующим выходам блока сдвига числа в разрядной сетке. Блок сдвига числа в разрядной сетке своими m входами соединен с оставшимися m выходами сумматора, 1 входами - с шиной логического нуля, а входами управления сдвигом - с k-разрядной шиной управления. Старшие входы первого и второго операндов сумматора подключены к шинам логического нуля и единицы соответственно, с шиной логической единицы соединен также его вход переноса. Синхронизирующий вход первого регистра хранения, соединенный через элемент задержки с синхронизирующим входом второго регистра хранения, является входом устройства, а выход мультиплексора - его выходом.The 2 m- phase output of the reference generator through the first storage register is connected to 2 m outputs of the encoder, outputs connected to the m lower inputs of the first operand of the adder. The lower m inputs of the second operand of the adder are connected via the m-bit block of inverters to the higher m outputs of the second storage register and to the address inputs of the multiplexer. All (m + 1) adder-subtractor outputs through the second storage register are connected to its (m + 1) inputs of the first operand, the control input to the high-order output of the adder, and (m + 1) inputs of the second operand to the corresponding outputs of the block shifting numbers in a bit grid. The number shift block in the bit grid is connected by its m inputs to the remaining m outputs of the adder, 1 inputs to the logical zero bus, and shift control inputs to the k-bit control bus. The senior inputs of the first and second operands of the adder are connected to the logical zero and one buses, respectively, and its carry input is also connected to the logical one bus. The clock input of the first storage register, connected through a delay element to the clock input of the second storage register, is the input of the device, and the output of the multiplexer is its output.
Устройство согласно настоящему изобретению является по существу устройством фазовой автоподстройки фазы, так как в нем в отличие от традиционных систем ФАПЧ осуществляется непосредственное регулирование фазы без изменения опорной частоты. Это позволяет, в частности, снизить порядок астатизма системы авторегулирования фазы и повысить на этой основе ее устойчивость. The device according to the present invention is essentially a phase-locked loop device, since in it, unlike traditional PLL systems, a direct phase control is carried out without changing the reference frequency. This allows, in particular, to reduce the order of astatism of the phase auto-control system and increase its stability on this basis.
В отличие от прототипа и большинства аналогов в устройстве согласно настоящему изобретению адресное слово, управляющее работой мультиплексора, изменяется с каждым входным сигналом не на единицу младшего разряда, а на величину, пропорциональную текущей фазовой ошибке. Благодаря этому становится возможным увеличение числа фаз опорного генератора и повышение точности синхронизации за счет уменьшения шага дискретизации. При этом достигается расширение частотной полосы синхронизации и ускорение процесса начального установления синхронизма. Unlike the prototype and most analogues in the device according to the present invention, the address word controlling the operation of the multiplexer changes with each input signal not by a unit of the least significant bit, but by a value proportional to the current phase error. Due to this, it becomes possible to increase the number of phases of the reference generator and increase the accuracy of synchronization by reducing the sampling step. In this case, an extension of the synchronization frequency band and acceleration of the initial synchronism establishment process are achieved.
На чертеже приведена электрическая функциональная схема устройства фазовой синхронизации в соответствии с настоящим изобретением. The drawing shows an electrical functional diagram of a phase synchronization device in accordance with the present invention.
Показанная на чертеже функциональная схема устройства фазовой синхронизации включает 2m-фазный опорный генератор 1, нагруженный на информационные входы мультиплексора 2, связанного с выходным зажимом 3, и первого регистра 4 хранения. Выходы первого регистра 4 хранения подключены к входам шифратора 5, выходами соединенного с младшими m входами первого операнда (m + 1)-разрядного сумматора 6, старший вход первого операнда которого соединен с шиной логического нуля. Младшие m выходов сумматора 6 подключены к соответствующим информационным блокам 7 сдвига числа в разрядной сетке, а старший выход - к входу управления сумматора-вычитателя 8. Все выходы (m + l)-разрядного сумматора-вычитателя 8 соединены с его же (m + l) входами первого операнда через второй регистр 9 хранения, у которого старшие m выходов присоединены, кроме того, к адресным входам мультиплексора и через m-разрядный блок инверторов - с младшими m входами второго операнда сумматора 6. Старшие входы первого и второго операндов сумматора 6 подключены к шинам логического нуля и единицы соответственно, к шине логической единицы подключен также его вход переноса. Блок 7 сдвига числа в разрядной сетке присоединен своими l информационными входами к шине логического нуля, входами управления сдвигом - к k-разрядной шине 11 управления, а (m + l) выходами - к входам второго операнда сумматора-вычитателя 8. Входной зажим 12 устройства соединен с синхронизирующим входом первого регистра 4 хранения непосредственно, а с синхронизирующим входом второго регистра 9 хранения - через элемент 13 задержки.The functional diagram of the phase synchronization device shown in the drawing includes a 2 m- phase reference oscillator 1 loaded on the information inputs of the multiplexer 2, connected to the output terminal 3, and the first storage register 4. The outputs of the first storage register 4 are connected to the inputs of the encoder 5, the outputs connected to the lower m inputs of the first operand of the (m + 1) -bit adder 6, the senior input of the first operand of which is connected to the logical zero bus. The lower m outputs of adder 6 are connected to the corresponding information blocks 7 for shifting the number in the bit grid, and the senior output is connected to the control input of adder-subtractor 8. All outputs of the (m + l) -digit adder-subtractor 8 are connected to its (m + l ) the inputs of the first operand through the second storage register 9, in which the highest m outputs are connected, in addition, to the address inputs of the multiplexer and through the m-bit block of inverters with the lower m inputs of the second operand of the adder 6. The senior inputs of the first and second operands of the adder 6 are connected to buses of logical zero and one, respectively, to the bus of the logical unit is also connected its transfer input. Block 7 shifting the number in the bit grid is connected by its l information inputs to the logical zero bus, the shift control inputs to the k-bit control bus 11, and (m + l) outputs to the inputs of the second operand of the adder-subtractor 8. Input terminal 12 of the device connected directly to the synchronization input of the first storage register 4, and to the synchronization input of the second storage register 9 through the delay element 13.
Опорный генератор 1 вырабатывает на каждом из своих 2m выходов импульсы с одинаковой частотой, которая выбирается равной номинальной тактовой частоте входных сигналов цифровых данных на зажиме 12. Импульсы на смежных выходах генератора 1 отличаются по фазе на шаг дискретизации Δφ = 2π/ 2m.
На эту же величину шага дискретизации различаются фазы импульсов на последнем и первом выходах опорного генератора 1, т.е. выходными импульсами опорный период T0 поделен на 2m равных интервалов Δt = T0/ 2m.
Шифратор 5 преобразует в двоичный m-разрядный код номер того из своих 2m входов, на котором присутствует уровень логической единицы при условии наличия на смежном младшем входе уровня логического нуля.The reference generator 1 generates at each of its 2 m outputs pulses with the same frequency, which is chosen equal to the nominal clock frequency of the input digital data signals at terminal 12. The pulses at the adjacent outputs of the generator 1 differ in phase by the sampling step Δφ = 2π / 2 m .
By the same value of the sampling step, the phases of the pulses at the last and first outputs of the reference generator 1 are distinguished, i.e. output pulses of a reference period T 0 is divided into 2 m equal intervals Δt = T 0/2 m.
The encoder 5 converts into a binary m-bit code the number of that of its 2 m inputs, on which there is a level of a logical unit, provided that there is a logic zero level on the adjacent junior input.
Блок 7 сдвига числа в разрядной сетке может быть выполнен в виде набора из (m + l) мультиплексоров, каждый из которых имеет 2k информационных входов, а адресные входы подключены к k-разрядной шине 11 управления. В зависимости от управляющего адресного кода m-разрядное двоичное слово, поступающее в блок 7 с выходов сумматора 6, занимает m определенных смежных позиций в выходном (m + l)-разрядном слове. Например, при k = 2, управляющему адресному коду 00 соответствует отсутствие сдвига числа, а управляющему адресному коду 11 - сдвиг на три позиции вправо. Оставшиеся l позиций выходного слова заполняются нулями. Очевидно, что l должно быть равным 2k. По существу блок 7 сдвига числа в разрядной сетке выполняет деление двоичного числа на целые степени двойки, так как делению числа на 2n соответствует его сдвиг на 2n разрядов вправо.Block 7 shifting the number in the bit grid can be made in the form of a set of (m + l) multiplexers, each of which has 2 k information inputs, and the address inputs are connected to the k-bit control bus 11. Depending on the control address code, the m-bit binary word entering block 7 from the outputs of the adder 6 occupies m certain adjacent positions in the output (m + l) -bit word. For example, for k = 2, the address address control code 00 corresponds to the absence of a number shift, and the address address control code 11 corresponds to a shift by three positions to the right. The remaining l positions of the output word are filled with zeros. Obviously, l must be equal to 2 k . Essentially, a block 7 for shifting a number in a bit grid performs division of a binary number by integer powers of two, since dividing a number by 2 n corresponds to its shift by 2 n bits to the right.
Элемент 13 задержки служит для компенсации задержки сигналов от момента поступления входного сигнала на зажим 12 до образования результата на выходе сумматора-вычитателя 8, т.е. для устранения состояний сигналов в схеме. The delay element 13 serves to compensate for the delay of the signals from the moment the input signal arrives at terminal 12 until the result is formed at the output of the adder-subtractor 8, i.e. to eliminate signal states in the circuit.
Многофазный опорный генератор 1 служит для получения эталонной шкалы фазы при измерении текущей фазы входного сигнала данных, поступающего на входной зажим 12 и при оценке фазовой разности входного и выходного сигналов устройства. Первый регистр 4 хранения и шифратор 5 служат для определения и запоминания фазы поступившего входного сигнала. Сумматор 6 с блоком 10 инверторов образуют цифровой фазовый детектор с пилообразной дискриминационной характеристикой. Блок 7 сдвига числа в разрядной сетке, сумматор-вычитатель 8 и второй регистр 9 хранения осуществляют цифровую фильтрацию фазового рассогласования в устройстве. Multiphase reference generator 1 is used to obtain a reference phase scale when measuring the current phase of the input data signal received at the input terminal 12 and when assessing the phase difference of the input and output signals of the device. The first storage register 4 and encoder 5 are used to determine and memorize the phase of the incoming input signal. The adder 6 with a block of 10 inverters form a digital phase detector with a sawtooth discriminating characteristic. Block 7 shift the number in the bit grid, the adder-subtractor 8 and the second storage register 9 digitally filter the phase mismatch in the device.
Работает устройство фазовой синхронизации в следующем порядке. The phase synchronization device operates in the following order.
Опорный генератор 1 непрерывно вырабатывает на своих выходах 2m последовательностей сдвинутых по фазе друг относительно друга на шаг дискретизации импульсов. Старшие m разрядов сохраняемого в регистре 9 числа определяют номер того выхода опорного генератора 1, импульсы с которого через мультиплексор 2 проходят на выходной зажим 3 и служат выходными сигнальными устройствами.The reference generator 1 continuously generates at its outputs 2 m sequences shifted in phase relative to each other by a sampling step of pulses. The highest m bits of the number stored in the register 9 determine the number of the output of the reference generator 1, the pulses from which pass through the multiplexer 2 to the output terminal 3 and serve as output signaling devices.
Управляющий двоичный код, поступающий по k шинам 11 на блок 7 сдвига числа в разрядной сетке определяет, как будет показано ниже, инерционность устройства. Положим для определенности, что k = 2 и управляющий код равен 01, т.е. блок 7 осуществляет сдвиг входного числа на один разряд (делит это число на 2). The control binary code received via k buses 11 to the block 7 for shifting the number in the bit grid determines, as will be shown below, the inertia of the device. For definiteness, let k = 2 and the control code be 01, i.e. block 7 shifts the input number by one bit (divides this number by 2).
При поступлении очередного входного сигнала на входной зажим 12 регистр 4 хранения фиксирует в своих 2m разрядах двоичное число, соответствующее состояниям выходов опорного генератора 1 в момент поступления входного сигнала. На выходах регистра 4 появляется слово вида 
Сумматор 6, на который первый операнд поступает в прямом коде с нулем в старшем разряде, второй операнд - в обратном коде с единицей в старшем разряде, а на вход переноса подается единица, выполняет операцию вычитания второго операнда из первого. Результат операции на выходе сумматора 6 получается в дополнительном коде, т. е. на его выходах образуется дополнительный код разности (см., например, Токхейм Р. Основы цифровой электроники. - М.: Мир, 1988, с. 247, рис. 9.31). Характерно, что этот дополнительный код разности представляет собой цифровой эквивалент фазовой ошибки в фазовом детекторе с пилообразной дискриминационной характеристикой, т.е. на младших m выходах образуется код фазовой ошибки, а на старшем выходе - знак этой разности. Преобразования дополнительного кода в прямой двоичный код при этом не требуется (см. пример сложения чисел в дополнительном коде, приведенный в том же источнике на стр. 244). The adder 6, to which the first operand arrives in the direct code with zero in the high order, the second operand in the reverse code with the unit in the high order, and one is fed to the transfer input, performs the operation of subtracting the second operand from the first. The result of the operation at the output of adder 6 is obtained in an additional code, i.e., an additional difference code is generated at its outputs (see, for example, Tokheim R. Fundamentals of Digital Electronics. - M.: Mir, 1988, p. 247, Fig. 9.31 ) It is characteristic that this additional difference code is the digital equivalent of the phase error in the phase detector with a sawtooth discriminating characteristic, i.e. at the lower m outputs, a phase error code is generated, and at the higher output, a sign of this difference. Conversion of the additional code to direct binary code is not required (see the example of adding numbers in the additional code given in the same source on page 244).
Код разности фаз с выхода сумматора 6 передается через блок 7 сдвига числа в разрядной сетке на вход второго операнда B сумматора-вычитателя 8, а значение знака разности со старшего разряда сумматора 6 - на вход управления сумматора-вычитателя 8. Режиму сложения соответствует значение 1 разности, а режиму вычитания - 0. На вход A первого операнда сумматора-вычитателя 8 подается число с выхода регистра 9 хранения, поэтому сумматор-вычитатель 8 в зависимости от знака фазовой разности либо прибавляет половину числа фазовой разности к содержимому регистра 9, либо вычитает ее. Пришедший с задержкой через элемент 13 задержки входной сигнал записывает результат суммирования-вычитания в регистр 9 хранения. Таким образом, сумматор-вычитатель 8 с регистром 9 хранения выполняет функции цифрового интегратора, корректируя управляющий код на адресном входе мультиплексора в направлении компенсации выявленной фазовой ошибки. Если в процессе суммирования возникает сигнал переноса, то он игнорируется. Это необходимо ввиду периодического характера процесса регулирования фазы. Непрерывному увеличению текущей фазы выходного синхросигнала соответствует в момент переполнения разрядной сетки сумматора-вычитателя 8 выбор младшего номера выхода опорного генератора 1 после того, как был выбран старший номер. Это является особенностью устройства согласно настоящему изобретению, позволяющей реализовать непосредственное регулирование фазы без воздействия на опорную частоту. The code of the phase difference from the output of adder 6 is transmitted through the block 7 for shifting the number in the bit grid to the input of the second operand B of the adder-subtractor 8, and the sign of the difference from the highest digit of the adder 6 to the control input of the adder-subtractor 8. The addition mode corresponds to the difference value 1 , and the subtraction mode - 0. At the input A of the first operand of the adder-subtractor 8, the number from the output of the storage register 9 is supplied, so the adder-subtractor 8, depending on the sign of the phase difference, either adds half the number of the phase difference to the contents of Istra 9 or subtracts it. The input signal with a delay through the delay element 13 writes the summation-subtraction result to the storage register 9. Thus, the adder-subtractor 8 with the storage register 9 performs the functions of a digital integrator, adjusting the control code at the address input of the multiplexer in the direction of compensation of the detected phase error. If a transfer signal occurs during the summation process, then it is ignored. This is necessary due to the periodic nature of the phase control process. A continuous increase in the current phase of the output clock signal corresponds to the choice of the lowest output number of the reference generator 1 after the senior number has been selected at the time of overflow of the discharge grid of the adder-subtractor 8. This is a feature of the device according to the present invention, which allows for direct phase control without affecting the reference frequency.
Аналогично устройство работает с поступлением каждого очередного входного сигнала на зажим 12. В итоге несколько циклов регулирования, количество которых определяется начальной разностью фаз и инерционностью устройства, задаваемой по управляющей шине 11. В устройстве фазовой синхронизации достигается установившийся режим синхронизма, для которого характерно совпадение фазы выходного синхросигнала на зажиме 3 с математическим ожиданием фазы входного сигнала. Similarly, the device operates with the arrival of each subsequent input signal to terminal 12. As a result, several control cycles, the number of which are determined by the initial phase difference and the inertia of the device, set via the control bus 11. A steady-state synchronism mode is achieved in the phase synchronization device, which is characterized by the coincidence of the output phase clock on terminal 3 with the expected phase of the input signal.
Быстродействие и динамическая точность устройства фазовой синхронизации зависят от управляющего кода на k-разрядной шине 11. При управляющем коде 00 фаза выходного сигнала сразу устанавливается равной фазе входного сигнала, т.е. достигается предельное быстродействие, однако все искажения фазы входного сигнала переносятся в выходной синхросигнал - динамическая точность оказывается низкой. При управляющем коде 11 процесс начального установления синхронизма получается наиболее длительным, так как для корректировки фазы синхросигнала используется только часть фазовой разности. Однако в последнем случае динамическая прочность будет наиболее высокой. Таким образом, благодаря наличию управляющего входа устройство может быть приспособлено для работы в конкретных условиях без изменения структуры устройства. The speed and dynamic accuracy of the phase synchronization device depend on the control code on the k-bit bus 11. With control code 00, the phase of the output signal is immediately set equal to the phase of the input signal, i.e. ultimate speed is achieved, however, all phase distortions of the input signal are transferred to the output clock signal - dynamic accuracy is low. With control code 11, the initial synchronization process is the longest, since only part of the phase difference is used to adjust the phase of the clock signal. However, in the latter case, the dynamic strength will be the highest. Thus, due to the presence of a control input, the device can be adapted to work in specific conditions without changing the structure of the device.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU97106276A RU2119717C1 (en) | 1997-04-15 | 1997-04-15 | Device for phase synchronization |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU97106276A RU2119717C1 (en) | 1997-04-15 | 1997-04-15 | Device for phase synchronization |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2119717C1 true RU2119717C1 (en) | 1998-09-27 |
| RU97106276A RU97106276A (en) | 1999-01-10 |
Family
ID=20192108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU97106276A RU2119717C1 (en) | 1997-04-15 | 1997-04-15 | Device for phase synchronization |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2119717C1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2713726C1 (en) * | 2019-06-17 | 2020-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Multi-mode synchronization device with adaptation |
| RU2810551C1 (en) * | 2023-06-16 | 2023-12-27 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Synchronization device with fuzzy controller |
-
1997
- 1997-04-15 RU RU97106276A patent/RU2119717C1/en active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2713726C1 (en) * | 2019-06-17 | 2020-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Multi-mode synchronization device with adaptation |
| RU2810551C1 (en) * | 2023-06-16 | 2023-12-27 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Synchronization device with fuzzy controller |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4339722A (en) | Digital frequency multiplier | |
| US5455840A (en) | Method of compensating a phase of a system clock in an information processing system, apparatus employing the same and system clock generator | |
| JP2970717B2 (en) | Frame synchronization circuit | |
| JP3241079B2 (en) | Digital phase locked loop | |
| EP1246368B1 (en) | Semiconductor device | |
| EP0588656B1 (en) | Digital signal-edge time measurement circuit | |
| KR100414864B1 (en) | Digital Counter and Digital PLL Circuit | |
| FI89547C (en) | Phase-locked system based on sampled data | |
| JPH04356804A (en) | Method and device for synthesizing digital signal | |
| KR880000676B1 (en) | Pll having two-frequene vco | |
| RU2119717C1 (en) | Device for phase synchronization | |
| JP2765245B2 (en) | Serial clock generation circuit | |
| US4955040A (en) | Method and apparatus for generating a correction signal in a digital clock recovery device | |
| JP3305587B2 (en) | Digital delay control clock generator and delay locked loop using this clock generator | |
| JP3763957B2 (en) | PLL device | |
| GB2052815A (en) | Digital frequency multiplier | |
| JP2001021596A (en) | Comparator of binary signal and pll circuit using it | |
| EP1020994A1 (en) | PLL with variable (N+1/2) frequency dividing ratio | |
| EP1005164A1 (en) | Variable frequency divider | |
| RU2168268C1 (en) | Generator with separate digital phase and frequency control of pulses | |
| RU2167493C1 (en) | Synchronizing device | |
| EP0403006B1 (en) | Digital phase-locked loop (PLL) | |
| RU2267221C1 (en) | Digital device for phase synchronization | |
| JP2655402B2 (en) | Digital phase locked oscillator | |
| JP3481090B2 (en) | Digital PLL circuit |