RU2072546C1 - Device for program control of industrial equipment - Google Patents

Device for program control of industrial equipment Download PDF

Info

Publication number
RU2072546C1
RU2072546C1 RU93017448A RU93017448A RU2072546C1 RU 2072546 C1 RU2072546 C1 RU 2072546C1 RU 93017448 A RU93017448 A RU 93017448A RU 93017448 A RU93017448 A RU 93017448A RU 2072546 C1 RU2072546 C1 RU 2072546C1
Authority
RU
Russia
Prior art keywords
input
bus
inputs
outputs
microprocessor
Prior art date
Application number
RU93017448A
Other languages
Russian (ru)
Other versions
RU93017448A (en
Inventor
Сергей Феофентович Тюрин
Владимир Иванович Назин
Александр Владимирович Суханов
Александр Владимирович Силин
Original Assignee
Сергей Феофентович Тюрин
Владимир Иванович Назин
Александр Владимирович Суханов
Александр Владимирович Силин
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Сергей Феофентович Тюрин, Владимир Иванович Назин, Александр Владимирович Суханов, Александр Владимирович Силин filed Critical Сергей Феофентович Тюрин
Priority to RU93017448A priority Critical patent/RU2072546C1/en
Application granted granted Critical
Publication of RU2072546C1 publication Critical patent/RU2072546C1/en
Publication of RU93017448A publication Critical patent/RU93017448A/en

Links

Images

Landscapes

  • Multi Processors (AREA)

Abstract

FIELD: microelectronics. SUBSTANCE: device has process 1, clock oscillator 2, system controller 3, address buffer 4, address decoder 5, read-only memory unit 6, main memory unit 7, memory line generator 8, peripheral devices address decoder 9, peripheral devices line generators 10.1-10.l, OR gates 11, 12, input array line generator 13, status code register 14, group of implicit and explicit logical conditions flip-flops 15.1, ..., 15.n, OR gate 16, program address line generator 17, register 18, reset input 19, ready input 20, lock input 21, interrupt request input 22, waiting input 23, permission input 24, group of inputs 25.1-25.l, group of outputs 26.1-26.l, group of explicit logical conditions inputs 27, group of outputs 28 for testing input array, testing outputs 29, 30, program address output 31. EFFECT: increased functional capabilities. 4 dwg, 6 tbl

Description

Изобретение относится к микропроцессорной технике и может быть использовано в микропроцессорных системах АСУ ТП. The invention relates to microprocessor technology and can be used in microprocessor systems of process control systems.

Известно устройство программного управления, содержащее датчики состояний, генератор импульсов, триггеры, дешифраторы, счетчики единиц и десятков, блок набора программ, элементы И, НЕ, (авт.свид. N 1172455, кл. G 06 F 15/00, 1984). A software control device is known, comprising state sensors, a pulse generator, triggers, decoders, unit and tens counters, a block of a set of programs, AND elements, NOT (autoswitch N 1172455, class G 06 F 15/00, 1984).

Недостатком такого устройства является низкая производительность. The disadvantage of this device is the low performance.

Известна также микропроцессорная система, состоящая из микропроцессора, тактового генератора, системного контроллера, дешифратора адреса памяти, оперативной памяти, постоянной памяти, шинного формирователя памяти, дешифратора адресов устройств ввода-вывода, шинных формирователей ввода-вывода, трех элементов ПЛН, первого, второго и третьего шинных формирователей, триггера, регистра, схемы сравнения и четырех элементов И (авт.свид. N 1418653, кл. G 05 В, 1988). A microprocessor system is also known, consisting of a microprocessor, a clock generator, a system controller, a memory address decoder, RAM, read only memory, a bus memory former, an address decoder for I / O devices, bus I / O drivers, three PLN elements, the first, second and third bus formers, trigger, register, comparison circuit and four elements And (ed. certificate. N 1418653, CL G 05 V, 1988).

Недостатками такой системы являются высокая сложность программного обеспечения и низкая его контролепригодность. The disadvantages of this system are the high complexity of the software and its low controllability.

Наиболее близкой по технической сущности является микропроцессорная система для программного управления электроавтоматикой, содержащая микропроцессор, тактовый генератор, системный контроллер, буфер адреса, дешифратор адреса памяти, постоянную память, оперативную память, шинный формирователь памяти, дешифратор адреса устройств ввода-вывода, регистр, шинные формирователи ввода-вывода, шинный формирователь ввода, шинный формирователь младшего адреса, шинный формирователь старшего адреса, шинный формирователь записи, шинный формирователь управления, триггер, четыре элемента ИЛИ, три элемента И, одновибратор, два элемента задержки, дешифратор, мультиплексор и два элемента ИЛИ, причем первый и второй входы тактового генератора подключены к кварцевому резонатору, третий и четвертый входы тактового генератора являются входами "Готовность" и "Сброс" микропроцессорной системы соответственно, пятый вход тактового генератора подключен к выходу синхронизации микропроцессора, первый и второй выходы тактового генератора подключены к первому и второму тактовым входам микропроцессора, третий и четвертый выходы тактового генератора подключены к входам "Готовность" и "Сброс" микропроцессора соответственно, шестой вход микропроцессора является входом "Запрос прерывания" микропроцессорной системы, пятый выход тактового генератора подключен к входу синхронизации системного контроллера, адресные выходы микропроцессора подключены к входам буфера адреса, выходы-входы данных микропроцессора подключены к входам-выходам данных системного контроллера, выходы управления микропроцессора подключены к входам управления системного контроллера, второй и третий выходы микропроцессора являются выходами разрешения прерывания и ожидания микропроцессорной системы соответственно, выходы буфера адреса являются шиной адреса микропроцессорной системы, выходы-входы данных системного контроллера являются шиной данных микропроцессорной системы, выходы управления системного контроллера являются шиной управления микропроцессорной системы, первый и второй входы разрежения буфера адреса подключены к разряду выходов управления микропроцессора "Подтверждение захвата", информационные входы дешифратора адреса памяти подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса памяти подключен к выходу первого элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Чтение памяти", "Запись памяти" соответственно, первый выход дешифратора адреса памяти подключен к первому и второму входам разрешения постоянной памяти и к первому входу второго элемента ИЛИ, второй выход дешифратора адреса памяти подключен к входу разрешения оперативной памяти и к второму входу второго элемента ИЛИ, выход которого подключен к первому входу разрешения шинного формирователя памяти, второй вход разрешения шинного формирователя памяти подключен к разряду выходов управления микропроцессора "Прием", входы-выходы шинного формирователя памяти подключены к шине данных микропроцессорной системы, входы шинного формирователя памяти подключены к выходам постоянной и оперативной памяти, выходы шинного формирователя памяти подключены к входам данных оперативной памяти, адресные входы постоянной и оперативной памяти подключены к шине адреса микропроцессорной системы, вход записи оперативной памяти подключен к разряду шины управления микропроцессорной системы "Запись в память", информационные входы дешифратора адреса устройств ввода-вывода подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса устройств ввода-вывода подключены к выходу третьего элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления, микропроцессорной системы "Ввод из устройства ввода", "Вывод в устройство вывода" соответственно, разряды группы выходов дешифратора адреса устройств ввода-вывода подключены к первым входам разрешения соответствующих из шинных формирователей ввода-вывода, первый выход дешифратора адреса устройств ввода-вывода подключен к первому входу разрешения шинного формирователя ввода, второй вход разрешения шинных формирователей ввода-вывода подключен к разряду шины управления "Ввод из устройства ввода", входы-выходы шинных формирователей ввода-вывода подключены к шине данных микропроцессорной системы, группу входов шинных формирователей ввода-вывода являются первой группой информационных входов микропроцессорной системы, а их группы выходов являются первой группой информационных выходов микропроцессорной системы, информационные входы регистра подключены к шине данных микропроцессорной системы, а первая группа выходов регистра является второй группой информационных выходов микропроцессорной системы, информационные входы шинного формирователя ввода являются второй группой информационных входов микропроцессорной системы, второй вход разрешения шинного формирователя ввода подключен к разряду шины управления микропроцессорной системы "Ввод из устройства ввода", выходы-входы шинных формирователей ввода и записи подключены к шине данных микропроцессорной системы, выходы шинного формирователя старшего адреса подключены к старшей полугруппе шины адреса микропроцессорной системы, выходы шинного формирователя младшего адреса подключены к младшей полугруппе шины адреса микропроцессорной системы, первые и вторые входы разрешения шинных формирователей старшего и младшего адреса подключены к выходу первого элемента И, входы шинного формирователя младшего адреса подключены к входам шинного формирователя ввода, выход триггера подключен к шестому входу микропроцессора "Захват" и к второму входу первого элемента И, первый вход которого подключен к разряду выходов управления микропроцессора "Подтверждение захвата", вход одновибратора подключен к выходу первого элемента И, выход одновибратора подключен к первым входам второго и третьего элементов И, к входу первого одновибратора и является выходом управления микропроцессорной системы, выход первого одновибратора подключен к входу сброса триггера, вторые входы второго и третьего элементов И являются входом чтения-записи микропроцессорной системы, выход второго элемента И подключен к первому входу четвертого элемента ИЛИ, к входу второго элемента задержки и к первому входу шинного формирователя управления, выход третьего элемента И подключен к второму входу четвертого элемента ИЛИ и к второму входу шинного формирователя управления, первый и второй входы разрешения которого подключены к выходу четвертого элемента ИЛИ, первый выход шинного формирователя управления подключен к разряду шины управления микропроцессорной системы "Чтение памяти", второй выход шинного формирователя управления подключен к первому и второму входам разрешения шинного формирователя записи и к разряду шины управления микропроцессорной системы "Запись в память", входы шинного формирователя записи являются третьей группой информационных входов микропроцессорной системы, первая группа информационных входов дешифратора подключена к второй группе выходов регистра, также подключенной к подгруппе информационных входов микропроцессорной системы и к второй группе информационных входов мультиплексора, вторая группа информационных входов дешифратора подключена к второй группе информационных входов микропроцессорной системы, выход дешифратора является выходом запрета микропроцессорной системы и подключен к адресному входу мультиплексора и первому входу пятого элемента ИЛИ, второй вход которого является входом запроса микропроцессорной системы, а выход которого подключен к входу установки триггера, выходы мультиплексора подключены к входам шинного формирователя старшего адреса, вход разрешения дешифратора подключен к второму входу генератора, первый вход шестого элемента ИЛИ подключен к второму выходу дешифратора адреса устройств ввода-вывода, второй вход шестого элемента ИЛИ подключен к выходу второго элемента задержки, а выход шестого элемента ИЛИ подключен к входу синхронизации регистра (авт.свид. N 1532899, кл. G 05 B 19/18, 1989). The closest in technical essence is a microprocessor system for programmed control of electroautomatics, containing a microprocessor, a clock generator, a system controller, an address buffer, a memory address decoder, read-only memory, random access memory, a bus memory former, an address decoder for I / O devices, a register, bus former I / O, bus input driver, bus lower address driver, high address bus driver, bus write driver, bus driver control panel, trigger, four OR elements, three AND elements, one-shot, two delay elements, a decoder, a multiplexer and two OR elements, the first and second inputs of the clock generator connected to the quartz resonator, the third and fourth inputs of the clock generator are inputs "Ready" and "Reset" of the microprocessor system, respectively, the fifth input of the clock generator is connected to the synchronization output of the microprocessor, the first and second outputs of the clock generator are connected to the first and second clock inputs of the microprocessor the processor, the third and fourth outputs of the clock generator are connected to the inputs “Ready” and “Reset” of the microprocessor, respectively, the sixth input of the microprocessor is the “Interrupt request” input of the microprocessor system, the fifth output of the clock generator is connected to the synchronization input of the system controller, the address outputs of the microprocessor are connected to the inputs address buffers, microprocessor data outputs-inputs are connected to system controller data inputs and outputs, microprocessor control outputs are connected to control inputs ia the system controller, the second and third outputs of the microprocessor are outputs for interrupting and waiting for the microprocessor system, respectively, the outputs of the address buffer are the address bus of the microprocessor system, the data outputs and inputs of the system controller are the data bus of the microprocessor system, the control outputs of the system controller are the control bus of the microprocessor system, the first and second inputs of the address buffer rarefaction are connected to the category of microprocessor control outputs "Confirmations e capture ", the information inputs of the memory address decoder are connected to the address bus of the microprocessor system, the enable address of the memory address decoder is connected to the output of the first OR element, the first and second inputs of which are connected to the bits of the control bus of the microprocessor system" Read memory "," Write memory ", respectively , the first output of the memory address decoder is connected to the first and second inputs of the permanent memory enable and to the first input of the second OR element, the second output of the memory address decoder is connected to the input memory permissions and to the second input of the second OR element, the output of which is connected to the first enable input of the bus memory driver, the second enable input of the bus memory driver is connected to the control outputs of the microprocessor "Reception", the inputs / outputs of the bus memory former are connected to the data bus of the microprocessor system , the inputs of the bus driver are connected to the outputs of the constant and random access memory, the outputs of the bus driver are connected to the data inputs of the RAM, The fixed inputs of permanent and random access memory are connected to the address bus of the microprocessor system, the recording input of RAM is connected to the discharge of the control bus of the microprocessor system "Write to memory", the information inputs of the address decoder of the input-output devices are connected to the address bus of the microprocessor system, the resolution address of the device address decoder I / O connected to the output of the third OR element, the first and second inputs of which are connected to the bits of the control bus, microprocessor system "Input from the device input "," Output to an output device ", respectively, the bits of the group of outputs of the address decoder of the input-output devices are connected to the first resolution inputs of the corresponding input-output drivers, the first output of the address decoder of the input-output devices is connected to the first resolution input of the input driver , the second enable input of the I / O bus drivers is connected to the "Input from an input device" control bus bit, the I / O bus drivers are connected to the microprocess data bus the quarrel system, the group of inputs of the bus input-output drivers are the first group of information inputs of the microprocessor system, and their group of outputs is the first group of information outputs of the microprocessor system, the information inputs of the register are connected to the data bus of the microprocessor system, and the first group of outputs of the register is the second group of information outputs microprocessor system, the information inputs of the bus input driver are the second group of information inputs of the microprocessor system, the second input enable bus driver input connected to the discharge of the control bus of the microprocessor system "Input from the input device", the outputs and inputs of the bus driver input and write connected to the data bus of the microprocessor system, the outputs of the bus driver of the senior address are connected to the upper half of the bus address microprocessor systems, outputs of the bus driver of the lowest address are connected to the lower half of the bus address group of the microprocessor system, the first and second inputs enable bus drivers of the senior and junior addresses are connected to the output of the first element And, the inputs of the bus driver of the lowest address are connected to the inputs of the bus driver of input, the trigger output is connected to the sixth input of the microprocessor "Capture" and to the second input of the first element And, the first input of which is connected to the category of control outputs microprocessor "Confirmation of capture", the input of a single vibrator is connected to the output of the first element And, the output of a single vibrator is connected to the first inputs of the second and third elements And, to the input of the first single vibrator and is the control output of the microprocessor system, the output of the first one-shot is connected to the trigger reset input, the second inputs of the second and third elements And are the read-write input of the microprocessor system, the output of the second AND is connected to the first input of the fourth OR element, to the input of the second delay element and to the first the input of the bus driver, the output of the third element And is connected to the second input of the fourth element OR and to the second input of the bus driver, the first and second inputs which is connected to the output of the fourth OR element, the first output of the bus driver is connected to the discharge of the control bus of the microprocessor system "Read memory", the second output of the bus driver is connected to the first and second inputs of the resolution of the bus driver of recording and to the discharge of the bus of the microprocessor system "Write into memory ", the inputs of the bus driver are the third group of information inputs of the microprocessor system, the first group of information inputs of the decoder connected to the second group of register outputs, also connected to a subgroup of information inputs of the microprocessor system and to the second group of information inputs of the multiplexer, the second group of information inputs of the decoder is connected to the second group of information inputs of the microprocessor system, the decoder output is the inhibit output of the microprocessor system and connected to the address input of the multiplexer and the first input of the fifth OR element, the second input of which is the request input of the microprocessor system, and the output which is connected to the trigger setup input, the multiplexer outputs are connected to the inputs of the bus driver of the senior address, the enable signal of the decoder is connected to the second input of the generator, the first input of the sixth OR element is connected to the second output of the address decoder of the input-output devices, the second input of the sixth OR is connected to the output the second delay element, and the output of the sixth OR element is connected to the register synchronization input (autosvid. N 1532899, cl. G 05 B 19/18, 1989).

Недостатком прототипа является низкая контролепригодность программного обеспечения. The disadvantage of the prototype is the low availability of software.

Это обусловлено тем, что в прототипе отсутствуют технические средства для контроля за ходом выполнения программы. Это приводит к тому, что необходимо контролировать последовательность смены состояний шин адреса данных и управления, что возможно лишь с помощью аналогичной системы, например, при дублировании и сравнении результатов выполнения алгоритма. This is due to the fact that in the prototype there are no technical means to monitor the progress of the program. This leads to the fact that it is necessary to control the sequence of changing the state of the bus data address and control, which is possible only with the help of a similar system, for example, when duplicating and comparing the results of the algorithm.

Целью изобретения является повышение контролепригодности программного обеспечения. The aim of the invention is to increase the suitability of software.

На фиг.1 приведена функциональная схема предлагаемой системы для программного управления технологическим оборудованием; на фиг.2 граф-схема алгоритма управления холодильным агрегатом; на фиг.3 преобразованная отмеченная граф-схема алгоритма управления холодильным агрегатом; на фиг.4 - граф эквивалентного автомата. Figure 1 shows the functional diagram of the proposed system for software control of technological equipment; figure 2 is a graph diagram of the control algorithm of the refrigeration unit; figure 3 converted marked graph diagram of the control algorithm of the refrigeration unit; figure 4 is a graph of the equivalent automaton.

Система для программного управления технологическим оборудованием (фиг. 1) содержит: микропроцессор 1, содержащий тактовые входы 1.4 и 1.5, вход готовности 1.6, вход сброса 1.7, выход синхронизации 1.8, выходы адреса 1.1, выходы/входы данных 1.2, выходы управления 1.3, тактовый генератор 2, содержащий входы 2.1 и 2.2 подключения кварцевого резонатора, вход 2.3 синхронизации, тактовые выходы 2.4 и 2.5, выход готовности 2.6, выход сброса 2.7 и выход системного строба 2.8, системный контролер 3, содержащий выходы/входы данных 3.1, являющиеся шиной адреса микропроцессорной системы, выходы управления 3.2, являющиеся шиной управления микропроцессорной системы, буфер адреса 4, содержащий выходы 4.1, являющиеся шиной адреса микропроцессорной системы, дешифратор адреса памяти 5, содержащий выход 5.11 подключения постоянной памяти, выход 5.2 подключения оперативной памяти и выход 5.3, постоянную память 6, оперативную память 7, шинный формирователь памяти 8, дешифратор адреса устройств ввода-вывода 9, шинные формирователи ввода-вывода 10.1-10.l по количеству групп входных и выходных переменных, элементы ИЛИ 11, 12, шинный формирователь входного вектора 13, регистр кода состояния 14, группу триггеров явных и неявных логических условий 15.1,15.n, третий элемент ИЛИ 16, шинный формирователь адреса программы 17, регистр 18, вход сброса 19, вход готовности 20, вход захвата 21, вход запроса прерывания 22, выход ожидания 23, выход разрешения прерывания 24, группу входов 25, группу выходов 26, группу входов явных логических условий 27, группу выходов контроля входного вектора 28, первый 29 и второй 30 выходы контроля, выход 31 адреса программы. Первый 2.1 и второй 2.2 входы тактового генератора 2 подключены к кварцевому резонатору. Третий и четвертый входы тактового генератора 2 являются входами "Сброс" 19 и "Готовность" 20 микропроцессорной системы соответственно, пятый вход 2.3 тактового генератора 2 подключен к выходу синхронизации 1.8 микропроцессора 1. Первый 2.4 и второй 2.5 выходы тактового генератора 2 подключены к первому 1.4 и второму 1.5 тактовым входам микропроцессора 1. Третий 2.6 и четвертый 2.7 выходы тактового генератора подключены к входам "Сброс" 1.6 и "Готовность" 1.7 микропроцессора 1 соответственно. Шестой вход микропроцессора 1 является входом "Запрос прерывания" 22 микропроцессорной системы. Пятый выход 2.8 тактового генератора 2 подключен к входу синхронизации системного контроллера 3. Адресные выходы 1.1 микропроцессора 1 подключены к входам буфера адреса 4. Выходы/входы данных 1.2 микропроцессора 1 подключены к входам/выходам данных системного контроллера 3. Выходы управления 1.3 микропроцессора 1 подключены к входам управления системного контроллера 3. Второй и третий выходы микропроцессора 1 являются выходами разрешения прерывания 24 и ожидания 23 микропроцессорной системы соответственно. Выходы буфера адреса 4 являются шиной адреса 4.1 микропроцессорной системы. Выходы/входы данных системного контроллера 3 являются шиной данных 3.1 микропроцессорной системы. Выходы управления системного контроллера 3 являются шиной управления 3.2 микропроцессорной системы. Информационные входы дешифратора адреса памяти 5 подключены к шине адреса 4.1 микропроцессорной системы. Вход разрешения дешифратора адреса памяти 5 подключен к выходу первого элемента ИЛИ 11, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Чтение памяти" 3.2.1, "Запись в память" 3.2.2 соответственно. Первый выход 5.1 дешифратора адреса памяти 5 подключен к первому входу разрешения постоянной памяти 6. Второй выход 5.2 дешифратора адреса памяти 5 подключен к входу разрешения оперативной памяти 7. Входы/выходы шинного формирователя памяти 8 подключены к шине данных 3.1 микропроцессорной системы. Входы шинного формирователя памяти 8 подключены к выходам оперативной памяти 7. Выходы шинного формирователя памяти 8 подключены к входам данных оперативной памяти 7. Адресные входы постоянной 6 и оперативной памяти 7 подключены к шине адреса 4.1 микропроцессорной системы. Вход записи оперативной памяти 7 подключен к разряду шины управления 3.2 микропроцессорной системы "Запись в память" 3.2.2. Информационные входы дешифратора адреса устройств ввода/вывода 9 подключены к шине адреса 4.1 микропроцессорной системы. Вход разрешения дешифратора адреса устройств ввода/вовода 9 подключен к выходу второго элемента ИЛИ 12, первый и второй входы которого подключены к разрядам шины управления 3.2 микропроцессорной системы "Ввод из устройства ввода" 3.2.3, "Вывод в устройство вывода" 3.2.4 соответственно. разряды группы выходов 9.1 дешифратора адреса устройство ввода/вывода 9 подключены к первым входам разрешения соответствующих из шинных формирователей ввода/вывода 10. Второй вход разрешения шинных формирователей ввода/вывода 10 подключен к разряду шины управления 3.2 "Ввод из устройства ввода" 3.2.3. Входы/выходы шинных формирователей ввода/вывода 10 подключены к шине данных 3.1 микропроцессорной системы. Группы входов шинных формирователей ввода/вывода 10 являются первой группой информационных входов 25 микропроцессорной системы, а их группы выходов являются первой группой информационных выходов 26 микропроцессорной системы. Информационные входы регистра 14 подключены к шине данных 3.1 микропроцессорной системы. Группа выходов регистра 14 является второй группой информационных выходов контроля входного вектора 28 микропроцессорной системы. Информационные входы шинного формирователя входного вектора 13 являются второй группой информационных входов явных логических условий 27 микропроцессорной системы. Выходы/входы шинных формирователей входного вектора 13 и адреса программы 17 подключены к шине данных 3.1 микропроцессорной системы. Первый и второй входы разрешения буфера адреса 4 объединены между собой и соединены со вторыми входами разрешения постоянной памяти 6, и шинного формирователя памяти 8. Первый вход микропроцессора 1 является входом 21 захвата системы. Первый вход разрешения шинного формирователя памяти 8 соединен с входом разрешения оперативной памяти 7, выходы постоянной памяти 6 соединены с шиной данных 3.1 микропроцессорной системы. Информационные входы регистра кода состояния 14 и регистра 18 объединены между собой. Выход регистра 18 соединен с информационным входом шинного формирователя адреса программы 17 и является выходом 31 адреса программы, второй вход разрешения которого соединен с шиной управления 3.2 микропроцессорной системы. The system for software control of technological equipment (Fig. 1) contains: a microprocessor 1, containing clock inputs 1.4 and 1.5, ready input 1.6, reset input 1.7, synchronization output 1.8, output addresses 1.1, data outputs / inputs 1.2, control outputs 1.3, clock a generator 2 containing inputs 2.1 and 2.2 for connecting a quartz resonator, a synchronization input 2.3, clock outputs 2.4 and 2.5, a ready output 2.6, a reset output 2.7, and a system gate 2.8 output, a system controller 3 containing data outputs / inputs 3.1, which are a microprocessor address bussystems, control outputs 3.2, which are the control bus of the microprocessor system, address buffer 4, containing outputs 4.1, which are the address bus of the microprocessor system, memory address decoder 5, containing output 5.11 for connecting permanent memory, output 5.2 for connecting RAM and output 5.3, read only memory 6 , RAM 7, bus driver 8, address decoder I / O 9, bus drivers I / O 10.1-10.l by the number of groups of input and output variables, elements OR 11, 12, bus drivers input vector 13, status code register 14, group of triggers for explicit and implicit logical conditions 15.1,15.n, third element OR 16, bus driver of program address 17, register 18, reset input 19, ready input 20, capture input 21, input interrupt request 22, standby output 23, enable interrupt 24 output, group of inputs 25, group of outputs 26, group of inputs of explicit logical conditions 27, group of control outputs of input vector 28, first 29 and second 30 control outputs, program address 31 output. The first 2.1 and second 2.2 inputs of the clock 2 are connected to a quartz resonator. The third and fourth inputs of clock 2 are the inputs "Reset" 19 and "Ready" 20 of the microprocessor system, respectively, the fifth input 2.3 of clock 2 is connected to the synchronization output 1.8 of microprocessor 1. The first 2.4 and second 2.5 outputs of the clock 2 are connected to the first 1.4 and the second 1.5 clock inputs of microprocessor 1. The third 2.6 and fourth 2.7 outputs of the clock are connected to the inputs "Reset" 1.6 and "Ready" 1.7 of microprocessor 1, respectively. The sixth input of microprocessor 1 is the input "Request interrupt" 22 of the microprocessor system. The fifth output 2.8 of the clock generator 2 is connected to the synchronization input of the system controller 3. The address outputs 1.1 of the microprocessor 1 are connected to the inputs of the address buffer 4. The outputs / inputs of the data 1.2 of the microprocessor 1 are connected to the inputs / outputs of the system controller 3. The control outputs 1.3 of the microprocessor 1 are connected to the control inputs of the system controller 3. The second and third outputs of the microprocessor 1 are the outputs enable interrupt 24 and standby 23 of the microprocessor system, respectively. The outputs of address buffer 4 are the address bus 4.1 of the microprocessor system. The outputs / inputs of the data of the system controller 3 are the data bus 3.1 of the microprocessor system. The control outputs of the system controller 3 are the control bus 3.2 of the microprocessor system. The information inputs of the memory address decoder 5 are connected to the address bus 4.1 of the microprocessor system. The enable address of the decoder of the memory address 5 is connected to the output of the first element OR 11, the first and second inputs of which are connected to the bits of the control bus of the microprocessor system "Read memory" 3.2.1, "Write to memory" 3.2.2, respectively. The first output 5.1 of the memory address decoder 5 is connected to the first input of the permanent memory enable 6. The second output 5.2 of the memory address decoder 5 is connected to the enable input of the RAM 7. The inputs / outputs of the bus memory former 8 are connected to the data bus 3.1 of the microprocessor system. The inputs of the bus driver 8 are connected to the outputs of the RAM 7. The outputs of the bus driver 8 are connected to the data inputs of the RAM 7. The address inputs of the permanent 6 and the RAM 7 are connected to the address bus 4.1 of the microprocessor system. The input recording memory 7 is connected to the discharge of the control bus 3.2 microprocessor system "Write to memory" 3.2.2. The information inputs of the address decoder of the input / output devices 9 are connected to the address bus 4.1 of the microprocessor system. The enable input of the address decoder of the input / input device 9 is connected to the output of the second element OR 12, the first and second inputs of which are connected to the bits of the control bus 3.2 of the microprocessor system "Input from input device" 3.2.3, "Output to output device" 3.2.4, respectively . the bits of the output group 9.1 of the address decoder, the input / output device 9 is connected to the first permission inputs of the corresponding input / output bus drivers 10. The second input of the input / output driver drivers 10 is connected to the control bus bit 3.2 "Input from the input device" 3.2.3. The inputs / outputs of the bus drivers I / o 10 are connected to the data bus 3.1 of the microprocessor system. The input groups of the bus input / output drivers 10 are the first group of information inputs 25 of the microprocessor system, and their output groups are the first group of information outputs 26 of the microprocessor system. The information inputs of the register 14 are connected to the data bus 3.1 of the microprocessor system. The group of outputs of the register 14 is the second group of information outputs of the control of the input vector 28 of the microprocessor system. The information inputs of the bus driver of the input vector 13 are the second group of information inputs of the explicit logical conditions 27 of the microprocessor system. The outputs / inputs of the bus drivers of the input vector 13 and the address of the program 17 are connected to the data bus 3.1 of the microprocessor system. The first and second inputs of the resolution of the buffer address 4 are interconnected and connected to the second input resolution of the permanent memory 6, and the bus driver memory 8. The first input of the microprocessor 1 is the input 21 of the capture system. The first enable input of the bus driver 8 is connected to the enable input of the RAM 7, the outputs of the permanent memory 6 are connected to the data bus 3.1 of the microprocessor system. The information inputs of the status code register 14 and the register 18 are interconnected. The output of the register 18 is connected to the information input of the bus driver of the program address 17 and is the output 31 of the program address, the second resolution input of which is connected to the control bus 3.2 of the microprocessor system.

Каждый из разрядов третьей группы выходов 5.3 дешифратора адреса памяти 5 соединен с синхровходом соответствующих триггеров явных и неявных логических условий группы 15, первым входом разрешения шинного формирователя входного вектора 13, который является первым выходом контроля 29, первым входом третьего элемента ИЛИ 16, синхровходом регистра 18, синхровходом регистра кода состояния 14, который является вторым выходом контроля 30, первым входом разрешения шинного формирователя адреса программы 17. Второй вход разрешения шинного формирователя входного вектора 13 подключен к шине адреса 4.1 микропроцессорной системы. Прямые выходы триггеров явных и неявных логических условий группы 15 соединены с информационными входами шинного формирователя входного вектора входного вектора 13 и являются выходами контроля входного вектора 28 системы. Информационные входы триггеров явных и неявных логических условий группы 15 соединены с шиной данных 3.1 микропроцессорной системы. Третий выход 2.6 тактового генератора 2 подключен ко второму входу третьего элемента ИЛИ 16, выход которого подключен ко входам установки в исходное состояние триггеров явных и неявных логических условий группы 15, регистра 18 и регистра кода состояния 14. Микропроцессор 1 предназначен для выполнения программы, т.е. последовательности команд, используемой для реализации алгоритма управления; для управления шинами микропроцессорной системы. Each of the bits of the third group of outputs 5.3 of the memory address decoder 5 is connected to the sync input of the corresponding triggers of the explicit and implicit logical conditions of group 15, the first input of the bus driver enable input vector 13, which is the first output of control 29, the first input of the third element OR 16, the sync input of register 18 , the sync input of the status code register 14, which is the second control output 30, the first enable input of the bus driver of the program address 17. The second enable input of the bus driver in travel vector 13 is connected to the address bus 4.1 of the microprocessor system. Direct outputs of the triggers of explicit and implicit logical conditions of group 15 are connected to the information inputs of the bus driver of the input vector of the input vector 13 and are the control outputs of the input vector 28 of the system. The information inputs of the triggers of explicit and implicit logical conditions of group 15 are connected to the data bus 3.1 of the microprocessor system. The third output 2.6 of the clock generator 2 is connected to the second input of the third element OR 16, the output of which is connected to the initial installation inputs of the triggers of the explicit and implicit logical conditions of group 15, register 18 and register status code 14. Microprocessor 1 is designed to run the program, t. e. the sequence of commands used to implement the control algorithm; to control the tires of a microprocessor system.

Микропроцессор 1 воспринимает внешние тактовые сигналы, а также сигналы управления и генерирует сигналы адреса данных и управления. Микропроцессор 1 может быть реализован, например, на стандартной интегральной микросхеме КР 580 ИК 80 А (зарубежный аналог 80 80 А) (Коффрон Дж. Технические средства микропроцессорных систем. М. Мир, 1983, с.43, 49). Соответствие входов-выходов блока 1 и микросхемы КР580ИК80А может быть представлено табл.1. The microprocessor 1 receives external clock signals, as well as control signals and generates data address and control signals. Microprocessor 1 can be implemented, for example, on a standard integrated circuit KR 580 IK 80 A (foreign analog 80 80 A) (Koffron J. Technical means of microprocessor systems. M. Mir, 1983, p. 43, 49). The correspondence of the inputs and outputs of block 1 and the KR580IK80A microcircuit can be presented in Table 1.

К выводам 20, 11, 28 подключаются источники питания, к входу 2 общая шина. To the terminals 20, 11, 28, power sources are connected, to the input 2 is a common bus.

Тактовый генератор 2 предназначен для формирования сигналов синхронизации микропроцессора 1, системного контроллера 3 и системных сигналов сброса и готовности. Он может быть реализован, например, на стандартной интегральной микросхеме КР580ГФ24 (зарубежный аналог 8224) (Коффон Дж. Технические средства микропроцессорных систем. М. Мир, 1983, с.43, 49). The clock generator 2 is designed to generate synchronization signals of the microprocessor 1, the system controller 3 and the system reset and ready signals. It can be implemented, for example, on a standard integrated circuit KR580GF24 (foreign analog 8224) (J. Coffon. Technical means of microprocessor systems. M. Mir, 1983, p. 43, 49).

Соответствие входов/выходов этой микросхемы и входов/выходов блока 2 может быть представлено табл.2. The correspondence of the inputs / outputs of this chip and the inputs / outputs of block 2 can be presented in Table 2.

Вход 13 и выходы 9, 12 микросхемы КР 580 ГФ 24 не задействуются. Input 13 and outputs 9, 12 of the chip KR 580 GF 24 are not involved.

Системный контроллер 3 предназначен для формирования шины управления 3.2 микропроцессорной системы и для организации двунаправленной передачи данных по шине данных 3.1. Он может быть реализован, например, на микросхеме КР 580 ВК 28 (зарубежный аналог 8228) (Коффон Дж. Технические средства микропроцессорных систем. М. Мир, 1983, с.43, 49). System controller 3 is designed to form the control bus 3.2 of the microprocessor system and to organize bidirectional data transfer via the data bus 3.1. It can be implemented, for example, on a KR 580 VK 28 microcircuit (foreign analogue 8228) (J. Coffon. Technical means of microprocessor systems. M. Mir, 1983, p. 43, 49).

Соответствие входов/выходов этой микросхемы и входов/выходов блока 3 может быть представлено табл.3. The correspondence of the inputs / outputs of this chip and the inputs / outputs of block 3 can be presented in Table 3.

Вход 22 микросхемы КР 580 ВК 23 заземляется. Input 22 of the chip KR 580 VK 23 is grounded.

Буфер адреса 4 предназначен для формирования шины данных 4.1 и отключения ее при активизации сигнала 1.8.2 путем перевода в высокоимпедансное состояние своих выходов/входов. Буфер адреса 4 может быть реализован, например, на стандартных интегральных микросхемах 589 АП 16 и инверторах по входам разрешения (зарубежный аналог 8216) (Коффрон Дж. Технические средства микропроцессорных систем. М. Мир, 1983, с.43, 49). Address buffer 4 is designed to form a data bus 4.1 and disable it when the 1.8.2 signal is activated by transferring its outputs / inputs to the high-impedance state. The address buffer 4 can be implemented, for example, on standard integrated circuits 589 AP 16 and inverters by resolution inputs (foreign analog 8216) (J. Coffron. Technical means of microprocessor systems. M. Mir, 1983, p. 43, 49).

Соответствие входов/выходов этой микросхемы и блоки 4 может быть представлено табл.4. The correspondence of the inputs / outputs of this microcircuit and blocks 4 can be presented in Table 4.

Дешифратор адреса памяти 5 предназначен для дешифрации по разрешающему сигналу с выхода элемента ИЛИ 11 адресной информации на шине адреса 4.1 для подключения по входам выбора кристалла либо постоянной памяти 6 (по выходу 5.1), либо оперативной памяти 7 (по выходу 5.2). The memory address decoder 5 is designed to decode the address information on the address 4.1 bus for the output signal of the OR 11 element to connect either the read-only memory 6 (output 5.1) or main memory 7 (output 5.2) to the chip select inputs.

Дешифратор адреса памяти 5 может быть реализован, например, на стандартных интегральных микросхемах 155 ИД 3. The memory address decoder 5 can be implemented, for example, on standard integrated circuits 155 ID 3.

Постоянная память 6 предназначена для хранения неразрушаемых при выключении питания программ и данных, в том числе программы диспетчера для загрузки оперативной памяти и программы управления электроавтоматикой, а также для выдачи этой информации в режиме чтения памяти (прямого доступа в память). Permanent memory 6 is designed to store programs and data that are indestructible when the power is turned off, including a manager program for loading RAM and an electric automation control program, as well as for outputting this information in memory read mode (direct memory access).

Постоянная память 6 может быть реализована, например, на стандартных интегральных микросхемах 556 РТ4. Permanent memory 6 can be implemented, for example, on standard 556 PT4 integrated circuits.

Оперативная память 7 предназначена для записи и хранения программы и данных только во время работы микропроцессорной системы. При записи активированы сигналы разрешения и записи, а при чтении только сигнал разрешения. Random access memory 7 is designed to record and store programs and data only during operation of the microprocessor system. When writing, enable and write signals are activated, and when reading only the enable signal.

В том числе могут храниться программы диагностирования, фоновые и другие для обслуживания и контроля электроавтоматики, а также может храниться и программа управления электроавтоматикой. Including can be stored diagnostic programs, background and others for maintenance and control of electro-automation, and can also be stored and the control program of electro-automation.

Информация из оперативной памяти 7 выдается в режиме чтения или прямого доступа в память. Information from the RAM 7 is issued in read mode or direct access to the memory.

В режиме захвата (прямого доступа в память) может также и записываться информация в оперативную память 7. In the capture mode (direct access to the memory) can also be recorded information in RAM 7.

Оперативная память 7 может быть реализована, например, на стандартных интегральных микросхемах 541 РУ2. RAM 7 can be implemented, for example, on standard integrated circuits 541 RU2.

Шинный формирователь памяти 8 предназначен для повышения нагрузочной способности шины данных 3.1 и для обеспечения подключения к ней постоянной 6 и оперативной памяти 7. The bus driver 8 is designed to increase the load capacity of the data bus 3.1 and to ensure that a constant 6 and random access memory 7 are connected to it.

При чтении постоянной 6 или оперативной 7 памяти активированы оба разрешающих входа шинного формирователя памяти 8 и информация транслируется на шину данных 3.1. При записи в оперативную память 7 активирован только первый его разрешающий вход и информация с шины данных 3.1 передается на входы данных оперативной памяти 7. When reading read-only 6 or random-access memory 7, both enable inputs of the bus driver of memory 8 are activated and information is transmitted to the data bus 3.1. When writing to RAM 7, only its first permitting input is activated and information from the data bus 3.1 is transmitted to the inputs of the RAM 7 data.

Шинный формирователь оперативной памяти 8 может быть реализован, например, на стандартных интегральных микросхемах 589 АП 16. The bus driver RAM 8 can be implemented, for example, on standard integrated circuits 589 AP 16.

Соответствие входов/выходов этой микросхемы и входов/выходов блока 8 может быть представлено табл.5. The correspondence of the inputs / outputs of this chip and the inputs / outputs of block 8 can be presented in Table 5.

Дешифратор адреса устройств ввода/вывода 9 предназначен для дешифрации по разрешающему сигналу с выхода элемента ИЛИ 12 адресной информации для подключения соответствующего из шинных формирователей ввода/вывода 10 по соответствующему разряду группы выходов 9.1. Дешифратора адреса устройств ввода/вывода 9 может быть реализован, например, на стандартных интегральных микросхемах 155 ИД 3. The address decoder of the input / output devices 9 is designed to decrypt the address information for the output signal OR 12 from the output of the element OR to connect the corresponding input / output drivers from the bus shapers 10 to the corresponding discharge of the output group 9.1. The address decoder of input / output devices 9 can be implemented, for example, on standard integrated circuits 155 ID 3.

Шинные формиpователи ввода/вывода 10.1-10.l предназначены для ввода информации с соответствующих входов 25.1-25.l (при этом активизированы оба разрешающих входа соответствующего из блоков 10), для вывода информации на соответствующие выходы 26.1-26.l (при этом активизирован только первый разрешающий вход соответствующего из блоков 10). Во всех остальных случаях входы/выходы шинных формирователей ввода/вывода 10 находятся в высокоимпедансном состоянии. Bus I / O drivers 10.1-10.l are intended for inputting information from the corresponding inputs 25.1-25.l (in this case, both enabling inputs of the corresponding block 10 are activated), for outputting information to the corresponding outputs 26.1-26.l (it is activated only the first permitting entry of the corresponding block 10). In all other cases, the inputs / outputs of the bus drivers I / o 10 are in a high impedance state.

Каждый шинный формирователь ввода-вывода 10.1-10.l может быть реализован, например, на стандартных интегральных микросхемах 589 АП 16, аналогично описанному блоку 8. Each bus driver input-output 10.1-10.l can be implemented, for example, on standard integrated circuits 589 AP 16, similar to the described block 8.

Элемент ИЛИ 11 предназначен для управления по входу разрешения дешифратором адреса памяти 5 в том случае, если активированы выходы 3.2.1 чтения памяти, либо 3.2.2 записи в память шины управления 3.2. The OR element 11 is designed to control the input of the resolution of the memory address 5 by the decoder if the outputs 3.2.1 of reading memory are activated, or 3.2.2 of writing to the memory of the control bus 3.2.

Элемент ИЛИ 12 предназначен для управления по входу разрешения дешифратором адреса устройств ввода-вывода 9 в том случае, если активированы выходы 3.2.3 ввода, либо 3.2.4 вывода шины управления 3.2. The OR element 12 is designed to control the input of the resolution of the decoder addresses the input-output devices 9 if the outputs 3.2.3 of the input are activated, or 3.2.4 of the output of the control bus 3.2.

Шинный формирователь входного вектора 13 предназначен для введения информации о состоянии переменных и текущего кода состояния программы для программного вычисления очередного кода состояния программы. The bus driver of the input vector 13 is designed to enter information about the state of the variables and the current program status code for programmatically calculating the next program status code.

Шинный формирователь 13 может быть реализован на интегральных микросхемах 589 АП 16. Bus driver 13 can be implemented on integrated circuits 589 AP 16.

Регистр 14 кода состояния предназначен для формирования текущего кода состояния. Register 14 status code is designed to generate the current status code.

Группа триггеров 15 явных и неявных логических условий предназначена для формирования части, вектора переменных программы, значение которого формируется программно. A group of triggers 15 explicit and implicit logical conditions is designed to form part, a vector of program variables, the value of which is formed programmatically.

Элемент ИЛИ 16 предназначен для формирования импульса сброса триггера 15.1 либо импульсом на входе 5.3. n+3, либо сигналом на выходе 2.6 генератора 2. The OR element 16 is designed to form a reset pulse of trigger 15.1 or by a pulse at input 5.3. n + 3, or a signal at the output of 2.6 generator 2.

Шинный формирователь 17 предназначен для передачи на шину данных адреса программы. The bus driver 17 is designed to transmit the program address to the data bus.

Регистр 18 предназначен для формирования начального адреса программы в тех случаях, когда реализует не один алгоритм управления технологическим оборудованием. Register 18 is intended to form the starting address of the program in cases where it implements more than one algorithm for controlling technological equipment.

Вход сброса 19 предназначен для приема внешнего сигнала сброса для обнуления тактового генератора 2. The reset input 19 is designed to receive an external reset signal to reset the clock generator 2.

Вход готовности 20 предназначен для приема внешнего сигнала готовности. The ready input 20 is for receiving an external ready signal.

Вход захвата 21 предназначен для приема импульса запроса на прямой доступ в микропроцессор 1, т.е. импульса инициализации "внешнего" захвата, например при необходимости прямого захвата в память. The capture input 21 is designed to receive a pulse of a request for direct access to microprocessor 1, i.e. pulse initialization of the "external" capture, for example, if necessary, direct capture into memory.

Вход запроса прерывания 22 предназначен для приема внешнего сигнала запроса прерывания. The interrupt request input 22 is for receiving an external interrupt request signal.

Выход ожидания 23 предназначен для выдачи сигнала ожидания, который активируется, если неактивирован вход готовности 20. The standby output 23 is for issuing a standby signal that is activated if the standby input 20 is inactive.

Выход разрешения прерывания 24 предназначен для выдачи сигнала разрешения прерывания, активный уровень которого снимается, если микропроцессор 1 переходит в режим прерывания. The interrupt enable output 24 is designed to provide an interrupt enable signal, the active level of which is removed if the microprocessor 1 goes into interrupt mode.

Группа входов 25 предназначена для подключения входного аналого-цифрового преобразователя внешнего по отношению к системе. The group of inputs 25 is intended for connecting an input analog-to-digital converter external to the system.

Группа выходов 26 предназначена для выдачи управляющих сигналов на управляемое оборудование, а также для управления цифроаналоговым преобразователем. The group of outputs 26 is intended for issuing control signals to controlled equipment, as well as for controlling a digital-to-analog converter.

Группа входов явных логических условий 27 предназначена для приема внешней информации. The group of inputs of the explicit logical conditions 27 is intended for receiving external information.

Группа выходов контроля входного вектора 28 предназначена для выдачи контрольных точек состояния неявных переменных. The group of control outputs of the input vector 28 is intended for the issuance of control points of the state of implicit variables.

Первый выход контроля 29 предназначен для синхронизации внешних аппаратных средств контроля, принимающих информацию с контрольных точек. The first control output 29 is designed to synchronize external control hardware that receives information from control points.

Второй выход контроля 30 предназначен для синхронизации внешних средств контроля. The second control output 30 is designed to synchronize external controls.

Выход 31 адреса программы предназначен для выдачи информации о начальном адресе очередной программы управления технологическим оборудованием. The output 31 of the program address is intended for issuing information about the starting address of the next process equipment control program.

Микропроцессорная система для программного управления технологическим оборудованием работает следующим образом (фиг.1). A microprocessor system for software control of technological equipment operates as follows (figure 1).

1. Обычный режим работы. 1. Normal operation.

В этом режиме микропроцессорная система работает аналогично прототипу. После включения питания тактовый генератор 2 начинает формирователь две неперекрывающиеся тактовые последовательности, которые с его выходов 2.4 и 2.5 подаются на входы 1.4 и 1.5 микропроцессора 1. Стабильность частоты обеспечивается подключением к входам тактового генератора 2.1 и 2.2 кварцевого резонатора. Микропроцессор 1 начинает генерировать выходные сигналы: 1) после подачи сигнала "Сброс" на его вход 1.6, причем предварительно внешний сигнал "Сброс" подается на вход 18 микропроцессорной системы, стробируется в тактовом генераторе 2 и с его выхода 2.6 поступает на соответствующий вход микропроцессора 1; 2) после установления уровня логической "1" на входе готовности 20 микропроцессорной системы, причем с выхода 2.7 тактового генератора 22 стробированный сигнал готовности поступает на вход 1.7 микропроцессора 1. Если же на входе 20 установлен сигнал логического "0", то на выходе 23 устанавливается сигнал логической "1", свидетельствующий о том, что микропроцессор 1 находится в состоянии ожидания. In this mode, the microprocessor system works similarly to the prototype. After turning on the power, clock generator 2 starts the shaper with two non-overlapping clock sequences, which from its outputs 2.4 and 2.5 are fed to the inputs 1.4 and 1.5 of microprocessor 1. Frequency stability is ensured by connecting a quartz resonator to the inputs of the clock generator 2.1 and 2.2. Microprocessor 1 begins to generate output signals: 1) after applying the "Reset" signal to its input 1.6, and previously an external "Reset" signal is fed to input 18 of the microprocessor system, is gated in clock generator 2, and from its output 2.6 enters the corresponding input of microprocessor 1 ; 2) after setting the logic level “1” at the input to the readiness 20 of the microprocessor system, and from the output 2.7 of the clock generator 22, the gated readiness signal arrives at the input 1.7 of the microprocessor 1. If, at the input 20, the logic signal “0” is set, then the output 23 is set logical signal "1", indicating that the microprocessor 1 is in a standby state.

Микропроцессор 1 выдает слово состоянии на свои выходы/входы данных 1.2 по синхросигналу на выходе 1.8, который поступает на вход 2.3 тактового генератора 2, с выхода 2.8 которого системный строб поступает на вход синхронизации системного контроллера 3. По системному стробу в системный контроллер 3 записывается слово состояния с выходов/входов данных 1.2 микропроцессора 1. По слову состояния и информации на выходах управления 1.3 микропроцессора 1 системный контроллер 3 формирует шину управления 3.2 микропроцессорной системы. Системный контроллер 3 формирует также и шину данных 3.1 микропроцессорной системы и обеспечивает двунаправленную передачу данных по ней. Шину адреса 4.1 микропроцессорной системы по адресным сигналам 1.1 микропроцессора 1 формирует буфер адреса 4. После формирования шин адреса 4.1, данных 3.1 и управления 3.2 микропроцессор начинает чтение и выполнение программы, записанной в постоянной памяти 6 начиная с нулевого адреса (после сброса программный счетчик микропроцессора 1 обнуляется). Дешифратор адреса памяти 5 активирует свой выход 5.1, так как на шине адреса микропроцессорной системы 4.1 выставлен адрес постоянной памяти 6 (после сброса нулевой), а на шине управления 3.2 установлен активный сигнал 3.2.1 чтения памяти, в связи с чем элемент ИЛИ 11 активирует вход разрешения дешифратора адреса памяти 5. Активный уровень на выходе 5.1 дешифратора адреса памяти 5 подключает постоянную память 6 по первому и второму входам разрешения и шинный формирователь памяти 8 по первому входу разрешения через элемент ИЛИ 11. По второму входу разрешения шинный формирователь памяти 8 настраивается на передачу информации с выходов постоянной памяти 6 на шину данных 3.1 микропроцессорной системы, так как активирован выход "Прием" 1.3.1 выходов управления 1.3 микропроцессора 1. Microprocessor 1 gives the word state to its outputs / data inputs 1.2 on the clock signal at output 1.8, which is fed to input 2.3 of clock generator 2, from output 2.8 of which the system strobe is fed to the synchronization input of system controller 3. The word is written to the system controller 3 through the system strobe state from outputs / inputs of data 1.2 of microprocessor 1. According to the state and information on the outputs of control 1.3 of microprocessor 1, system controller 3 forms a control bus 3.2 of microprocessor system. The system controller 3 also forms the data bus 3.1 of the microprocessor system and provides bi-directional data transmission through it. The address bus 4.1 of the microprocessor system uses the address signals 1.1 of the microprocessor 1 to form an address buffer 4. After generating the address buses 4.1, data 3.1 and control 3.2, the microprocessor starts reading and executing the program recorded in read-only memory 6 starting from the zero address (after resetting the microprocessor 1 software counter zeroed). The memory address decoder 5 activates its output 5.1, since the address of the microprocessor system 4.1 is set to the address of read-only memory 6 (after resetting zero), and the control bus 3.2 has an active memory read signal 3.2.1; therefore, the OR 11 element activates memory address decoder enable input 5. Active level at output 5.1 of memory address decoder 5 connects read-only memory 6 to the first and second resolution inputs and bus memory former 8 to the first resolution input via OR 11. On the second input, resolution In this case, the bus memory driver 8 is configured to transmit information from the outputs of the permanent memory 6 to the data bus 3.1 of the microprocessor system, since the “Receive” output 1.3.1 of the control outputs 1.3 of microprocessor 1 is activated.

Команды и данные считываются в микропроцессор 1 в соответствие с адресом, выставленном на шине адреса 4.1. Например, может выполняться программа начальной загрузки из внешних запоминающих устройств в оперативную память 7. Как происходит ввод будет пояснено ниже. Для записи информации в оперативную память 7 активируется выход 3.2.2 шины управления 3.2 микропроцессорной системы, и, соответственно, выход 5.2 дешифратора адреса памяти 5, так как на шине адреса 4.1 в этом случае выставляется адрес оперативной памяти 7. Шинный формирователь памяти 8 неактивным уровнем на выходе 1.3.1 выходов управления 1.3 микропроцессора 1 переводится в состояние выдачи информации на шину данных 3.1, которые записываются в оперативную память 7 по адресам, установленным на шине адреса 4.1. При этом вход разрешения оперативной памяти 7 активируется выходом 5.2 дешифратора адреса памяти 5, ее вход записи активируется выходом 3.2.2 шины управления 3.2, а первый вход разрешения шинного формирователя памяти 8 активируется выходом элемента ИЛИ 11. Commands and data are read into microprocessor 1 in accordance with the address set on address bus 4.1. For example, a bootstrap program may be executed from external storage devices into random access memory 7. How input occurs will be explained below. To write information to the RAM 7, the output 3.2.2 of the control bus 3.2 of the microprocessor system is activated, and, accordingly, the output 5.2 of the decoder of the memory address 5, since in this case the address of the RAM memory 7 is set to the address 4.1 bus. Bus memory former 8 with an inactive level at the output 1.3.1 of the control outputs 1.3 of the microprocessor 1, it is transferred to the state of information output to the data bus 3.1, which are recorded in the RAM 7 at the addresses set on the address bus 4.1. In this case, the enable enable memory 7 is activated by the output 5.2 of the memory address decoder 5, its write input is activated by the output 3.2.2 of the control bus 3.2, and the first enable input of the bus driver 8 is activated by the output of the OR 11 element.

При чтении оперативной памяти 7 микропроцессорная система работает аналогично, за исключением того, что не активируется выход 3.2.2. шины управления 3.2, активируется выход 3.2.1 шины управления 3.2 и выход 1.3.1 выходов управления 1.3 микропроцессора 1. Информация из оперативной памяти 7 через шинный формирователь памяти 8 считывается на шину данных микропроцессорной системы 3.1, через системный контроллер 3 на выходы/входы 1.7 микропроцессора 1 и в микропроцессор 1 в соответствии с адресами, выставленными на шине адреса 4.1. When reading RAM 7, the microprocessor system works similarly, except that output 3.2.2 is not activated. control bus 3.2, output 3.2.1 of control bus 3.2 and output 1.3.1 of control outputs 1.3 of microprocessor 1 are activated. 1. Information from the main memory 7 is read through the bus driver 8 to the data bus of the microprocessor system 3.1, through the system controller 3 to the outputs / inputs 1.7 microprocessor 1 and microprocessor 1 in accordance with the addresses set on the address bus 4.1.

Таким образом, выполняется программа, записанная в постоянной 6, либо в оперативной 7 памяти. В том числе выполняется программа управления технологическим оборудованием, стандартный алгоритм которой рассмотрен, например, в работе Алексенко А.Г. Галицына А.А. Иванникова А.Д. Проектирование радиоэлектронной аппаратуры на микропроцессорах. М. Радио и связь, 1984, с.11, 109-110, 129. При необходимости перехода на подпрограммы часть оперативной памяти 7 используется как стек. Thus, the program is executed, written in constant 6, or in operative 7 memory. In particular, a technological equipment control program is being implemented, the standard algorithm of which is considered, for example, in the work of A. Aleksenko Galitsyna A.A. Ivannikova A.D. Design of electronic equipment on microprocessors. M. Radio and Communications, 1984, p. 11, 109-110, 129. If necessary, the transition to subprograms, part of the RAM 7 is used as a stack.

Микропроцессорная система вводит данные со своих дискретных информационных входов 25 или выводит данные на свои информационные выходы 26. При вводе/выводе данных активными уровнями сигналов 3.2.3 либо 3.2.4 (ввод или вывод) выход элемента ИЛИ 122 активирует вход разрешения дешифратора адреса устройств ввода/вывода 9, который дешифрирует адрес устройства ввода/вывода, установленный на шине адреса 4.1. При вводе/выводе информации с (на) входов 25 (на входы 26) активируется один из выходов группы выходов 9.1, подключающий один из шинных формирователей ввода/вывода 10 по первому входу разрешения. Режим работы шинных формирователей ввода/вывода 10 определяется информацией на втором входе разрешения, причем при активировании выхода 3.2.4. Шинные формирователи ввода/вывода 10 переводятся в режим ввода с входов 25, в противном случае в режим вывода на выходы 26. Так в том числе может вводится программа с внешних накопителей в оперативную память 7. The microprocessor system enters data from its discrete information inputs 25 or outputs data to its information outputs 26. When data is input / output by active signal levels 3.2.3 or 3.2.4 (input or output), the output of OR element 122 activates the enable input of the decoder of the address of input devices I / O 9, which decrypts the address of the input / output device installed on the address bus 4.1. When inputting / outputting information from (to) inputs 25 (to inputs 26), one of the outputs of the group of outputs 9.1 is activated, connecting one of the bus drivers for input / output 10 at the first permission input. The operating mode of the bus drivers I / O 10 is determined by the information on the second input of the permission, and when the output 3.2.4 is activated. Bus drivers I / O 10 are transferred to the input mode from the inputs 25, otherwise in the output mode to the outputs 26. So, in particular, the program can be entered from external drives into RAM 7.

Микропроцессорную систему можно перевести в режим прерывания подачей сигнала логической "1" на вход 22, при этом, если прерывания разрешены, снимается сигнал разрешения прерывания с выхода 24. Данный режим в предлагаемой микропроцессорной системе не рассматривается. Микропроцессор 1 переводит выходы адреса 1.1 и выходы/входы данных 1.2 в состояние высокого импеданса, формирует на выходе 1.3.2 сигнал подтверждения захвата, который переводит выходы/входы 3.1 и выходы 3.2 системного контроллера 3 в состояние высокого импеданса, в это же состояние по первому и второму входам разрешения переводятся выходы 4.1 буфера адреса. Режим захвата в данной микропроцессорной системе также не используется. The microprocessor system can be switched into interrupt mode by supplying a logical “1” signal to input 22, and if interrupts are enabled, the interrupt enable signal is removed from output 24. This mode is not considered in the proposed microprocessor system. Microprocessor 1 puts the outputs of address 1.1 and the outputs / inputs of data 1.2 into a high impedance state, generates a capture confirmation signal at output 1.3.2, which puts the outputs / inputs 3.1 and outputs 3.2 of system controller 3 into a high impedance state, into the same state according to the first and outputs 4.1 of the address buffer are translated to the second permission inputs. Capture mode is also not used in this microprocessor system.

Микропроцессорная система может вводить информацию с аналоговых датчиков. При этом часть групп входов 25 используется для снятия информации с внешнего АЦП, а часть групп выходов 26 используется для управления ЦАП, в том числе и с целью управления аналоговыми исполнительными органами. The microprocessor system can enter information from analog sensors. In this case, part of the groups of inputs 25 is used to remove information from an external ADC, and part of the groups of outputs 26 is used to control the DAC, including for the purpose of controlling analogue executive bodies.

2. Режим реализации дисциплины программно-аппаратной унификации алгоритмов логического управления. 2. The implementation mode of the discipline of software and hardware unification of logical control algorithms.

В этом режиме микропроцессорная система выполняет алгоритмы логического управления технологическим оборудованием, структурирование на основе конечно-автоматической модели с заданной глубиной декомпозиции. При этом алгоритм разбивается на заданное число алгоритмов в зависимости от требуемой глубины контроля и разрядности выходов контрольных точек 28. Каждый подалгоритм имеет внутренние ветвления или не имеет ветвлений. Переходы между подалгоритмами описываются конечно-автоматической моделью, например графиком переходов, таблицей переходов. Для описания условий переходов выделяются явные и неявные переменные. Явные переменные представляют собой логические переменные типа "Включено-Выключено", которые описываются уровнями сигналов ("0", "1), вводимых с входов 27 (с дискретных датчиков). Неявные переменные представляют собой предикаты, значения истинности которых могут быть вычислены программно. Эти значения, а также значения явных переменных программно помещаются в соответствующие разряды вектора переменных программы, который реализован группой триггеров 15, каждый триггер которой имеет свой адрес. Адрес триггеров группы 15 дешифрируется дешифратором 5, который возбуждает один из разрядов своей группы выходов 5.3, т.е. обращение к триггерам 15 осуществляется как к ячейкам памяти. В триггеры 15 значения переменных записываются с одного из разрядов шины данных 3.1. Предварительно триггеры 15, регистры 14, 18 обнулены через элемент ИЛИ 16 или сигналами начального сброса с выхода 2.6 генератора 2, или программно при обращении к ячейке памяти по адресу, возбуждающему выход 5.3 n+3 дешифратора 5. Выходы триггеров 15.1-15.n представляют собой контрольные точки 28 вектора переменных программы. In this mode, the microprocessor system performs the algorithms of logical control of technological equipment, structuring based on a finite-automatic model with a given depth of decomposition. In this case, the algorithm is divided into a given number of algorithms depending on the required depth of control and the bit depth of the outputs of the control points 28. Each subalgorithm has internal branches or does not have branches. Transitions between subalgorithms are described by a finite-automatic model, for example, a transition graph, a transition table. To describe the transition conditions, explicit and implicit variables are distinguished. Explicit variables are on-off logic variables that are described by signal levels ("0", "1) input from inputs 27 (from discrete sensors). Implicit variables are predicates whose truth values can be calculated programmatically. These values, as well as the values of explicit variables, are programmatically placed in the corresponding bits of the vector of program variables, which is implemented by the group of triggers 15, each trigger of which has its own address. The address of the triggers of group 15 is decrypted 5, which excites one of the bits of its group of outputs 5.3, that is, the triggers are accessed as memory cells 15. In triggers 15, the values of the variables are written from one of the bits of the data bus 3.1.Pre-triggers 15, registers 14, 18 are reset through the OR element 16 either with the initial reset signals from the output 2.6 of the generator 2, or programmatically when accessing the memory cell at the address exciting the output 5.3 n + 3 of the decoder 5. The outputs of the triggers 15.1-15.n represent the control points 28 of the vector of program variables.

Значения этих переменных могут быть введены в виде слова через шинный формирователь 13, через который вводятся и значения явных переменных 27. The values of these variables can be entered in the form of a word through the bus driver 13, through which the values of explicit variables 27 are also entered.

Следует иметь в виду, что при недостаточной разрядности шинного формирователя 13 может быть применена группа шинных формирователей 13 по аналогии с группой 10. При этом выход 5.3 n+1 дешифратора 5 будет представлять собой группу выходов. Один из входов Е1 (выборки кристалла) блока 13 подключен к выходу 5.3 n+1 дешифратора 5 и к выходу синхронизации 29 внешних средств контроля, а второй вход Е2 (управления режимом работы) подключен к выходу чтения памяти шины управления 3.2. Шинный формирователь 13 передает информацию с входов 27 и с выходов триггеров группы 15 и выходов регистра 14 на шину данных 3.1, причем в дальнейшем эта информация используется для программного вычисления адреса (кода адреса, кода состояния) очередного неветвящегося участка алгоритма. Текущий код состояния записан в регистре 14, причем обращение к нему осуществляется как к ячейке памяти при возбуждении выхода 5.3 n+2 дешифратора 5. Информация записывается с шины данных 3.1. Поскольку система может выполнять разные алгоритмы, контролируется текущий номер алгоритма или адрес программы, который записывается в регистр 18 с шины данных 3.1 при возбуждении выхода 5.3 n+4 дешифратора 5. Код адреса программы (алгоритма) выдается на выходы 31 для контроля. It should be borne in mind that with insufficient bit depth of the bus driver 13, a group of bus drivers 13 can be used by analogy with group 10. Moreover, the output 5.3 n + 1 of the decoder 5 will be a group of outputs. One of the inputs E1 (crystal sample) of block 13 is connected to the output 5.3 n + 1 of the decoder 5 and to the synchronization output 29 of external control means, and the second input E2 (operation mode control) is connected to the read output of the memory of the control bus 3.2. The bus driver 13 transmits information from the inputs 27 and the outputs of the triggers of group 15 and the outputs of the register 14 to the data bus 3.1, and hereinafter this information is used to programmatically calculate the address (address code, status code) of the next non-branching part of the algorithm. The current status code is recorded in register 14, and it is accessed as a memory cell when the output 5.3 n + 2 of decoder 5 is excited. Information is recorded from data bus 3.1. Since the system can execute different algorithms, the current algorithm number or the program address is monitored, which is recorded in register 18 from the data bus 3.1 when the output 5.3 n + 4 of decoder 5 is excited. The code of the program (algorithm) address is issued to outputs 31 for monitoring.

Микропроцессор через шинный формирователь 17 может ввести, например, с целью контроля код адреса программы с выходов регистра 18, при этом возбуждается выход 5.3 n+5 дешифратора 5 и выход чтения памяти шины управления 3.2, информация передается на шину данных 3.1. The microprocessor through the bus driver 17 can enter, for example, for control purposes, the program address code from the outputs of the register 18, while the output 5.3 n + 5 of the decoder 5 and the read output of the memory of the control bus 3.2 are activated, the information is transmitted to the data bus 3.1.

Таким образом, при функционировании системы программного управления технологическим оборудованием на выходах контроля выставляется информация, позволяющая судить о правильности ее работы. На выходах 31 устанавливается код адреса программы состояния переменных программы в конкатенации с кодом текущего состояния. Смена состояний может быть зафиксирована по наличию сигнала на выходе 30. Вследствие относительной простоты формирования кода последующего состояния программы контроль может быть осуществлен, например, внешний схемой на основе программирующих логических матриц. При самопроверке системы возможен контроль по явным переменным (входы 27) с использованием диагностической программы ввода и размещения битов в триггеры группы 15. Аналогично может быть осуществлен контроль формирования неявных переменных с использованием внешних ЦАП АЦП. Следовательно, вместе с обычной контрольной информацией, например, о состоянии шин адреса, данных и управления, формируется дополнительная контрольная информация, увеличивающая число контрольных точек, т.е. увеличивается контролепригодность системы. При структурном резервировании эта информация может быть, например, мажоритирована (для 3-х каналов) с формированием номера отказавшего канала. Thus, during the operation of the programmed control system for technological equipment, information is output at the control outputs that allows one to judge the correctness of its operation. At outputs 31, the address code of the program state of the program variables in concatenation with the current state code is set. The change of states can be detected by the presence of a signal at output 30. Due to the relative simplicity of generating the code for the subsequent state of the program, control can be carried out, for example, by an external circuit based on programming logic matrices. During the system self-test, it is possible to control by explicit variables (inputs 27) using the diagnostic program for inputting and placing bits into group 15 triggers. Similarly, the formation of implicit variables using external DACs of the ADC can be monitored. Therefore, together with the usual control information, for example, on the state of the address, data and control buses, additional control information is generated that increases the number of control points, i.e. Increased system suitability. With structural redundancy, this information can, for example, be majorized (for 3 channels) with the formation of the number of the failed channel.

Рассмотрим пример конкретного выполнения предлагаемой системы для программного управления технологическим оборудованием, реализующий алгоритм управления холодильным оборудованием (фиг.2). Здесь Тн температура наружного воздуха, Тo номинальная температура, 31,2 управляемые заслонки воздуха, ПВ привод вентилятора, ДУ1,2 датчики уровня льда, временная выдержка 10 с.Consider an example of a specific implementation of the proposed system for software control of technological equipment that implements the control algorithm for refrigeration equipment (figure 2). Here T n is the outdoor temperature, T o nominal temperature, 31.2 controlled air dampers, fan air drive, DN1,2 ice level sensors, time delay 10 s.

Рассмотрим получение структурированного алгоритма. Consider getting a structured algorithm.

Очевидно, что все переменные неявные, т.е. представляют собой предикаты. Временная выдержка (задержка) может быть реализована программно, поэтому для простоты исключим ее из списка переменных (в противном случае необходим внешний таймер и использование его сигнала, например, прерывание как явной переменной). Таким образом, имеется 5 предикатов:
1) X1 "Тн <To"
2) Х2 "50% датчиков ДУ2 1 (сработало)"
3) Х3 "тариф хороший (определение времени суток день/ночь, например, по внешнему таймеру)"
4) Х4 "50- датчиков ДУ1 1 (сработало)"
5) Х5 "100% датчиков ДК1 1 (сработало)".Obviously, all variables are implicit, i.e. are predicates. Time delay (delay) can be implemented programmatically, so for simplicity we will exclude it from the list of variables (otherwise an external timer and the use of its signal, for example, interruption as an explicit variable, are necessary). Thus, there are 5 predicates:
1) X 1 "T n <T o "
2) X 2 "50% of sensors DN2 1 (worked)"
3) X 3 "the tariff is good (determining the time of day, day / night, for example, by an external timer)"
4) X 4 "50- sensors DN1 1 (worked)"
5) X 5 "100% of sensors DK1 1 (worked)".

Преобразуем граф-схему алгоритма путем введения вершин выявления значения предикатов и присвоения значений переменным (фиг.3). Для вычисления значения предиката Тн <Тo (блок 2 фиг.3) необходима операция алгоритма, а также блоки присвоения значений переменной Х1 (блоки 3, 4, 5 фиг.5). Таким образом, условно вершине 2 (фиг.2), т.е. неявной переменной X1, соответствуют блок формирования переменной БФП1 (блоки 2, 3 фиг.3), блок выявления программной переменной ВПП1 (блоки 4, 5 фиг.3). Аналогично вычисляются тарифы (блок 8 фиг.2) ему соответствуют БФП3 (блоки 14, 15 фиг.3), ВПП 3 (блоки 16, 17 фиг. 3). Предикаты "50% ДУ2 1" (блок 6 фиг.2), "50% ДУ1 1" (блок 10 фиг. 2), "100% ДУ1 1" (блок 11 фиг.2) используют буквы переменных состояний дискретных датчиков. Поэтому для их выявлений не требуется дополнительных арифметических операций. В таком случае для присвоения значений переменным Х2, Х4, X5 можно использовать, например, программу вычисления автоматических отображений Р2А (Алексенко А.Г. Галицын А.А. Иванников А.Д. Проектирование радиоэлектронной аппаратуры на микропроцессорах. М. Радио и связь, 1984, с. 11, 109-110, 129) с соответствующим массивом данных для вычисления соответствующих функций

Figure 00000002
Figure 00000003
Figure 00000004

Проведем отметку ГСА (фиг.3) с учетом требуемого выделения неветвящихся участков (С. И.Баранов, В.А.Скляров. Цифровые устройства на программируемых БИС с матрической структурой. М: Радио и связь, 1986, с.269). Дополнительное ограничение в этом случае дуга ГСА не должна входить внутрь выделенного линейного участка. Получим метки Yo, Y1, Y2, Y3, Y4. Построим конечно-автоматную модель в виде графы переходов (фиг.4). Табл.6 описывает условия перехода от одного линейного участка к другому и содержит коды состояний программы Y, а также соответствующие им физические начальные адреса неветвящихся участков.We transform the graph diagram of the algorithm by introducing vertices to identify the values of predicates and assigning values to variables (Fig. 3). To calculate the value of the predicate T n <T o (block 2 of FIG. 3), an operation of the algorithm is necessary, as well as blocks of assigning values to the variable X 1 (blocks 3, 4, 5 of FIG. 5). Thus, conditionally vertex 2 (figure 2), i.e. implicit variable X 1 , correspond to the unit for forming the variable BFP1 (blocks 2, 3 of FIG. 3), the block for detecting the program variable WFP1 (blocks 4, 5 of FIG. 3). Similarly, tariffs are calculated (block 8 of FIG. 2) and correspond to BFP3 (blocks 14, 15 of FIG. 3), runway 3 (blocks 16, 17 of FIG. 3). The predicates "50% DN2 1" (block 6 of FIG. 2), "50% DN1 1" (block 10 of FIG. 2), "100% DN1 1" (block 11 of FIG. 2) use the letters of the variable states of discrete sensors. Therefore, for their identification does not require additional arithmetic operations. In this case, for assigning values to the variables X 2 , X 4 , X 5, you can use, for example, a program for calculating automatic mappings P2A (Aleksenko A.G. Galitsyn A.A. Ivannikov A.D. Design of electronic equipment on microprocessors. M. Radio and communication, 1984, pp. 11, 109-110, 129) with a corresponding data array for calculating the corresponding functions
Figure 00000002
Figure 00000003
Figure 00000004

Let us mark the GAW (Fig. 3), taking into account the required allocation of non-branching sections (S. I. Baranov, V. A. Sklyarov. Digital devices on programmable LSIs with a matrix structure. M: Radio and communication, 1986, p. 269). An additional restriction in this case, the GAW arc should not go inside the selected linear section. We get the labels Y o , Y 1 , Y 2 , Y 3 , Y 4 . We construct a finite-automaton model in the form of transition graphs (Fig. 4). Table 6 describes the conditions for the transition from one linear section to another and contains the program status codes Y, as well as the corresponding physical starting addresses of non-branching sections.

Тогда структурированная программа может быть записана в виде
A Yo: БФП1, ВПП1, PLA, OUTY, JMP A(PLA);
A Y1: PLA, OUTY, JMP A(PLA);
A Y2: ВПП2, PLA, OUTY, JMP A (PLA);
A Y3: ВПП3, PLA, OUTY, JMP A (PLA);
A Y4: ВПП4,5, PLA, JMP A(PLA).Then a structured program can be written as
AY o : BFP1, Runway1, PLA, OUTY, JMP A (PLA);
AY 1 : PLA, OUTY, JMP A (PLA);
AY 2 : Runway2, PLA, OUTY, JMP A (PLA);
AY 3 : Runway 3 , PLA, OUTY, JMP A (PLA);
AY 4 : Runway 4.5, PLA, JMP A (PLA).

Здесь OUT Y выдача кода состояния программы, PLA вычисление кода последующего участка программы, JMP A(PLA) переход по вычисленному адресу, который соответствует полученному коду Y. Here OUT Y gives the program status code, PLA calculates the code of the next program section, JMP A (PLA) jumps to the calculated address that corresponds to the received code Y.

Следовательно, получим пять псевдолинейных участков, связь между которыми осуществляется стандартной программой с массивом данных, соответствующих таблице переходов. Эта же программа (PLA) используется для выявления булевых переменных в блоках ВПП2, ВПП4,5 с другими массивами данных. Therefore, we get five pseudo-linear sections, the connection between which is carried out by a standard program with an array of data corresponding to the transition table. The same program (PLA) is used to detect Boolean variables in blocks WFP2, WFP4.5 with other data arrays.

При работе микропроцессорной системы информация о температуре наружного воздуха вводится с внешнего аналого-цифрового преобразователя (входы 25), при этом часть выходов 26 используется для его управления. When the microprocessor system is operating, information about the temperature of the outside air is input from an external analog-to-digital converter (inputs 25), and some of the outputs 26 are used to control it.

Путем программного сравнения кода температуры с уставкой формируется неявная переменная X1, значение которой выводится по адресу триггера 15.1. Предварительно регистр 14 и триггеры 15 были обнулены. В случае, если Х1 0, то происходит возврат в исходное (фиг.4). Если триггер 15.1 установлен, это свидетельствует о том, что температура ≥ номинальной, поэтому должен произойти переход в очередное состояние (001 на фиг.4), а по синхро-импульсу регистра 14 может быть проконтролирована правильность перехода к очередному участку технологической программы. Переход из состояния 001 к состоянию 010 (фиг. 4) безусловный, поэтому в регистре 14 должна наблюдаться смена независимо от значений переменных в триггерах группы 15.By programmatically comparing the temperature code with the setpoint, an implicit variable X 1 is generated, the value of which is displayed at trigger address 15.1. Pre-register 14 and triggers 15 were reset to zero. In the event that X 1 0, then there is a return to the original (figure 4). If trigger 15.1 is installed, this indicates that the temperature is ≥ nominal, so a transition to the next state should occur (001 in Fig. 4), and the correct transition to the next section of the technological program can be checked by the sync pulse of register 14. The transition from state 001 to state 010 (Fig. 4) is unconditional, therefore, a change should be observed in register 14 regardless of the values of the variables in the triggers of group 15.

При нахождении в состоянии 100 (фиг.4) в зависимости от значения переменных Х4, Х5 происходит переход в состояние 011 или 000, которые записываются в регистре 14.When in state 100 (Fig. 4), depending on the values of the variables X 4 , X 5 , a transition to state 011 or 000 takes place, which are recorded in register 14.

На выходах 28 присутствует вектор состояния переменных программы и код текущего состояния вида X1, X2, X3, X4, X5, Y3, Y2, Y1. Коду Y3, Y2, Y1 соответствует адрес А начала неветвящегося участка, который может быть, например, записан в постоянной памяти 6.At outputs 28, there is a state vector of program variables and a current state code of the form X 1 , X 2 , X 3 , X 4 , X 5 , Y 3 , Y 2 , Y 1 . The code Y 3 , Y 2 , Y 1 corresponds to the address A of the beginning of the non-branching section, which can, for example, be recorded in read-only memory 6.

При реализации другого алгоритма система выдает начальный адрес (код) этого алгоритма на выходы 31, при этом чередование сигналов на выходах 28 будет другим, соответствующим этому новому алгоритму, структурированному аналогично. When implementing another algorithm, the system issues the starting address (code) of this algorithm to outputs 31, while the alternation of signals at outputs 28 will be different, corresponding to this new algorithm, structured similarly.

Claims (1)

Система для программного управления технологическим оборудованием, содержащая микропроцессор, тактовый генератор, системный контроллер, буфер адреса, дешифратор адреса памяти, постоянную память, оперативную память, шинный формирователь памяти, дешифратор адреса устройств ввода-вывода, шинные формирователи ввода-вывода в количестве, равном количеству групп входных и выходных переменных, три элемента ИЛИ, шинный формирователь входного вектора, регистр кода состояния, первый триггер и шинный формирователь адреса программы, причем первый и второй входы тактового генератора подключены к кварцевому резонатору, третий и четвертый входы тактового генератора являются входами "Готовность" и "Сброс" микропроцессорной системы соответственно, пятый вход тактового генератора подключен к выходу синхронизации микропроцессора, первый и второй выходы тактового генератора подключены к первому и второму тактовым входам микропроцессора, третий и четвертый выходы тактового генератора подключены к входам "Готовность" и "Сброс" микропроцессора соответственно, шестой вход микропроцессора является входом "Запрос прерывания" микропроцессорной системы, пятый выход тактового генератора подключен к входу синхронизации системного контроллера, адресные выходы микропроцессора подключены к входам буфера адреса, выходы-входы данных микропроцессора подключены к входам-выходам данных системного контроллера, выходы управления микропроцессора подключены к входам управления системного контроллера, второй и третий выходы микропроцессора являются выходами разрешения прерывания и ожидания микропроцессорной системы соответственно, выходы буфера адреса являются шиной адреса микропроцессорной системы соответственно, выходы-входы данных системного контроллера являются шиной данных микропроцессорной системы, выходы управления системного контроллера являются шиной управления микропроцессорной системы, информационные входы дешифратора адреса памяти подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса памяти подключен к выходу первого элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Чтение памяти", "Запись в память" соответственно, первый выход дешифратора адреса памяти подключен к первому входу разрешения постоянной памяти, второй выход дешифратора адреса памяти подключен к входу разрешения оперативной памяти, входы-выходы шинного формирователя памяти подключены к шине данных микропроцессорной системы, входы шинного формирователя памяти подключены к выходам оперативной памяти, выходы шинного формирователя памяти подключены к входам данных оперативной памяти, адресные входы постоянной и оперативной памяти подключены к шине адреса микропроцессорной системы, вход записи оперативной памяти подключен к разряду шины управления микропроцессорной системы "Запись в память", информационные входы дешифратора адреса устройств ввода-вывода подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса устройств ввода-вывода подключен к выходу второго элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Ввод из устройства ввода", "Вывод в устройство вывода" соответственно, разряды группы выходов дешифратора адреса устройств ввода-вывода подключены к первым входам разрешения соответствующих шинных формирователей ввода-вывода, второй вход разрешения шинных формирователей ввода-вывода подключен к разряду шины управления "Ввод из устройства ввода", входы-выходы шинных формирователей ввода-вывода подключены к шине данных микропроцессорной системы, группы входов шинных формирователей ввода-вывода являются первой группой информационных входов микропроцессорной системы, а их группы выходов являются первой группой информационных выходов микропроцессорной системы, информационные входы регистра кода состояния подключены к шине данных микропроцессорной системы, а первая группа выходов регистра кода состояния является второй группой информационных выходов контроля входного вектора микропроцессорной системы, информационные входы шинного формирователя входного вектора являются второй группой информационных входов явных логических условий микропроцессорной системы, выход-входы шинных формирователей входного вектора и адреса программы подключены к шине данных микропроцессорной системы, отличающаяся тем, что в нее введены триггеры с второго по n-й, образующие совместно с первым триггером группу из n триггеров явных и неявных логических условий, и регистр, причем первый и второй входы разрешения буфера адреса объединены между собой и соединены с вторыми входами разрешения постоянной памяти и шинного формирователя памяти, первый вход микропроцессора является входом захвата системы, первый вход разрешения шинного формирователя памяти соединен с входом разрешения оперативной памяти, входы-выходы постоянной памяти соединены с шиной данных микропроцессорной системы, информационные входы регистра кода состояния и регистра объединены между собой, выход регистра соединен с информационным входом шинного формирователя адреса программы и является выходом адреса программы системы, вход разрешения второго шинного формирователя адреса программы соединен с шиной управления микропроцессорной системы, каждый из разрядов третьей группы выходов дешифратора адреса памяти соединен с синхровходами соответствующих триггеров явных и неявных логических условий группы, первым входом разрешения шинного формирователя входного вектора, который является первым выходом микропроцессорной системы, первым входом третьего элемента ИЛИ, синхровходом регистра, синхровходом регистра кода состояния, который является вторым выходом контроля микропроцессорной системы, первым входом разрешения шинного формирователя адреса программы, второй вход разрешения шинного формирователя входного вектора подключен к шине адреса микропроцессорной системы, прямые выходы триггеров явных и неявных логических условий группы соединены с информационными входами шинного формирователя входного вектора и являются выходами контроля входного вектора микропроцессорной системы, информационные входы триггеров явных и неявных логических условий группы соединены с шиной данных микропроцессорной системы, третий выход тактового генератора подключен к второму входу третьего элемента ИЛИ, выход которого подключен к входам установки в исходное состояние триггеров явных и неявных логических условий группы, регистра и регистра кода состояния. A system for software control of technological equipment, comprising a microprocessor, a clock generator, a system controller, an address buffer, a memory address decoder, read-only memory, random access memory, a bus memory former, an address decoder for I / O devices, bus I / O drivers in an amount equal to groups of input and output variables, three OR elements, a bus driver of an input vector, a status code register, a first trigger and a bus driver of a program address, the first the first and second inputs of the clock are connected to the quartz resonator, the third and fourth inputs of the clock are the Ready and Reset inputs of the microprocessor system, respectively, the fifth input of the clock is connected to the synchronization output of the microprocessor, the first and second outputs of the clock are connected to the first and the second clock inputs of the microprocessor, the third and fourth outputs of the clock generator are connected to the inputs "Ready" and "Reset" of the microprocessor, respectively, the sixth input of the microprocessor The ora is the “Interrupt Request” input of the microprocessor system, the fifth output of the clock generator is connected to the synchronization input of the system controller, the microprocessor address outputs are connected to the address buffer inputs, the microprocessor data outputs and inputs are connected to the system controller data inputs and outputs, the microprocessor control outputs are connected to the inputs control system system, the second and third outputs of the microprocessor are outputs for interruption and standby microprocessor systems respectively Namely, the outputs of the address buffer are the address bus of the microprocessor system, respectively, the data outputs and inputs of the system controller are the data bus of the microprocessor system, the control outputs of the system controller are the control bus of the microprocessor system, the information inputs of the memory address decoder are connected to the address bus of the microprocessor system, the address decoder resolution input memory is connected to the output of the first OR element, the first and second inputs of which are connected to the bits of the micro control bus processor system "Reading memory", "Writing to memory", respectively, the first output of the memory address decoder is connected to the first input of the permanent memory resolution, the second output of the memory address decoder is connected to the RAM resolution input, the inputs and outputs of the bus memory former are connected to the microprocessor data bus systems, the inputs of the bus driver are connected to the outputs of the RAM, the outputs of the bus driver are connected to the inputs of the RAM data, the address inputs of the constant and the operating memory is connected to the address bus of the microprocessor system, the recording input of the RAM is connected to the discharge of the control bus of the microprocessor system "Write to memory", the information inputs of the address decoder of the input-output devices are connected to the address bus of the microprocessor system, the resolution input of the decoder of the address of the input-output devices is connected to the output of the second OR element, the first and second inputs of which are connected to the bits of the control bus of the microprocessor system "Input from input device", "Output to the device outputs, respectively, the bits of the group of outputs of the address decoder of the input-output devices are connected to the first resolution inputs of the corresponding bus I / O drivers, the second input of the resolution of the bus input / output drivers is connected to the discharge of the input from the input control bus, the input-outputs of the bus drivers input-output are connected to the data bus of the microprocessor system, the group of inputs of the bus drivers of the input-output are the first group of information inputs of the microprocessor system, and their groups in moves are the first group of information outputs of the microprocessor system, the information inputs of the status code register are connected to the data bus of the microprocessor system, and the first group of outputs of the status code register is the second group of information outputs of the input vector control of the microprocessor system, the information inputs of the bus driver of the input vector are the second group of information inputs explicit logical conditions of a microprocessor system, output inputs of bus drivers The program addresses and addresses are connected to the data bus of the microprocessor system, characterized in that second to nth triggers are introduced into it, forming, together with the first trigger, a group of n triggers of explicit and implicit logical conditions, and a register, with the first and second permission inputs the address buffers are interconnected and connected to the second permissions of the read-only memory and the bus driver, the first input of the microprocessor is an input of the system capture, the first permission input of the bus driver is connected to the input memory permissions, read-only memory I / O is connected to the data bus of the microprocessor system, the information inputs of the status code register and register are interconnected, the register output is connected to the information input of the bus address of the program address and is the output of the program address of the system, the resolution input of the second bus driver the program address is connected to the control bus of the microprocessor system, each of the bits of the third group of outputs of the memory address decoder is connected to the clock the odes of the corresponding triggers of the explicit and implicit logical conditions of the group, the first input of the resolution of the bus driver of the input vector, which is the first output of the microprocessor system, the first input of the third OR element, the clock input of the register, the sync input of the status code register, which is the second output of the control of the microprocessor system, the first resolution input bus driver of the address of the program, the second input of the permission of the bus driver of the input vector is connected to the address bus of the microprocessor systems, direct outputs of triggers for explicit and implicit logical conditions of the group are connected to the information inputs of the bus driver of the input vector and are outputs for monitoring the input vector of the microprocessor system, information inputs of triggers for explicit and implicit logical conditions of the group are connected to the data bus of the microprocessor system, the third output of the clock generator is connected to the second input of the third OR element, the output of which is connected to the initial installation inputs of the triggers of explicit and implicit logical lovy group register and status register code.
RU93017448A 1993-04-06 1993-04-06 Device for program control of industrial equipment RU2072546C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU93017448A RU2072546C1 (en) 1993-04-06 1993-04-06 Device for program control of industrial equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU93017448A RU2072546C1 (en) 1993-04-06 1993-04-06 Device for program control of industrial equipment

Publications (2)

Publication Number Publication Date
RU2072546C1 true RU2072546C1 (en) 1997-01-27
RU93017448A RU93017448A (en) 1997-02-20

Family

ID=20139753

Family Applications (1)

Application Number Title Priority Date Filing Date
RU93017448A RU2072546C1 (en) 1993-04-06 1993-04-06 Device for program control of industrial equipment

Country Status (1)

Country Link
RU (1) RU2072546C1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2563139C2 (en) * 2013-04-09 2015-09-20 Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" Process control computer
RU172208U1 (en) * 2016-10-11 2017-06-30 Руслан Радмирович Ишкильдин DEVICE OF SIMULATION OF MANAGEMENT OF TECHNOLOGICAL OBJECTS
RU2678667C1 (en) * 2017-11-09 2019-01-30 Российская Федерация, от имени которой выступает Государственная корпорация по космической деятельности "РОСКОСМОС" Device for issuing commands and collecting information on basis of seven universal i/o registers with variable operating logic

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. SU, авторское свидетельство N 1172455, кл. G 06F 15/00, 1985. 2. SU, авторское свидетельство N 1418653, кл. G 05B 19/18, 1988. 3. SU, авторское свидетельство N 1532899, кл. G 05B 19/18, 1989 - прототип. *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2563139C2 (en) * 2013-04-09 2015-09-20 Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" Process control computer
RU172208U1 (en) * 2016-10-11 2017-06-30 Руслан Радмирович Ишкильдин DEVICE OF SIMULATION OF MANAGEMENT OF TECHNOLOGICAL OBJECTS
RU2678667C1 (en) * 2017-11-09 2019-01-30 Российская Федерация, от имени которой выступает Государственная корпорация по космической деятельности "РОСКОСМОС" Device for issuing commands and collecting information on basis of seven universal i/o registers with variable operating logic

Similar Documents

Publication Publication Date Title
US5233613A (en) Reliable watchdog timer
US4359771A (en) Method and apparatus for testing and verifying the operation of error control apparatus within a memory
US6772276B2 (en) Flash memory command abstraction
US5353256A (en) Block specific status information in a memory device
US5495593A (en) Microcontroller device having remotely programmable EPROM and method for programming
US5463757A (en) Command interface between user commands and a memory device
GB1574862A (en) Data processin systems
US4694393A (en) Peripheral unit for a microprocessor system
US20090125659A1 (en) Inter-Integrated Circuit (12C) Slave with Read/Write Access to Random Access Memory
GB1573539A (en) Digital data processing apparatus
US5765002A (en) Method and apparatus for minimizing power consumption in a microprocessor controlled storage device
RU2072546C1 (en) Device for program control of industrial equipment
US3230513A (en) Memory addressing system
EP0335494B1 (en) Watchdog timer
EP0283230A2 (en) A register circuit
JPS60258602A (en) Dynamic event selection circuit network
SU1297118A1 (en) Device for writing and checking programmable read-only memory
JP3166239B2 (en) Clock signal supply device
US6700402B2 (en) Output control circuit and output control method
RU1306360C (en) Device for information input with restricted access
SU945904A1 (en) Semiconductor storage testing device
SU1631550A1 (en) Device for simulation of operation of transportation systems
SU1160373A1 (en) Device for checking digital entities
SU760103A1 (en) Programmed monitoring device
RU1789975C (en) Device for inputting discrete signals into microcomputer