Claims (2)
20 формировани адреса и другим входам коммутаторов, а другие входы и выхо ды вл ютс управл ющими, другие входы и выходы второго блока сопр .39 жени соединены соответственно с выходами коммутаторов и другими входами блока формировани данных. Второй блок формировани адреса содержит адресные регистры и схему сравнени , входы которой подключены к выходам первого и второго адресных регистров соответственно, одни из входов первого и второго адресных регистров объединены и вл ютс одними из входов блока, выходы второго адресного регистра и схемы сравнени вл ютс выходами блока, другие входы адресных регистров объединены и вл ютс другими входами блока, На фиг, 1 приведена функциональна схема предложенного устройства; на фиг. 2 - функциональна схема вто рого блока формировани адреса; на фиг. 3 функциональна схема блока управлени ; на фиг. Ц - функциональна схема первого блока формировани адреса; на фиг. 5 схема блока формировани данных, Устройство содержит первый блок 1 сопр жени , предназначенный дл ввод программ с ЭВМ и передачи результато контрол на ЭВМ дл их обработки и вывода на печать, блок 2 управлени , первый блок 3 формировани адреса, предназначенный .дл формировани код адреса чеек пам ти микросхемы (БИС, ОЗУ), вход щей в состав информационного разр да провер емой пам ти, бло k формировани данных, предназначенный дл формировани кода информации слова, поступающего на провер емую пам ть, второй блок 5 сопр жени , предназначенный дл передачи кода ад реса, кода данных (информационного слрва) и управл ющих сигналов на про вер емую пам ть и дл приема считанной информации, второй блок 6 формировани адреса, предназначенный дл формировани начального кода адреса микросхемы, вход щей в информационны разр д провер емой пам ти, и коммута торы 7второй блок формировани адреса содержит первый 8 и второй 9 адресные регистры, предназначенные соответственно дл хранени конечного адреса чейки пам ти информационного разр да и начального адреса одной из Провер емых микросхем, вход щих в . состав информационного разр да прове р емой пам ти, и первую схему 10 сравнени . Блок управлени содержит дешифратор 11 команд, накопитель 12, программные регистры 13 и формирователь 1 синхроимпульсов. Первый блок формировани адреса содержит первый информационный регистр 15 вторую схему 16 сравнени , третий 17, четвертый 18 и п тый 19 адресные регистры. Блок формировани данных содержит регистр 20 длины слова, второй 21, третий 22 и четвертый 23 информационные регистры и третью схему сравнени . Устройство работает следующим образом . Перед началом работы в накопитель 12 блока 2 управлени заноситс программа проверки либо с панели управлени устройства (на фиг. 1 не показан ) , либо из ЭВМ, либо периферийного устройства через блок 1. Если, например, каждый информационный разр д провер емой пам ти содержит несколько микросхем пам ти, то в командах загрузки регистров информаци дл занесени содержит в регистре 18 все О, в регистре 17 код последнего адреса чейки пам ти одной микросхемы, а в регистре 8 - код последнего адреса чейки пам ти всего информационного разр да. Например, если емкость разр да провер емого издели составл ет шестнадцать бит и содержит четыре микросхемы по четыре К бит, то код регистра 17 содержит 0000111111111111, а регистра 8 -00111111111111. В программе проверки также должна быть занесена команда, по которой производитс анализ сигнала сравнени регистров 17 и 9По сигналу пуска устройства в одном из программных регистров 13 устанавливаетс адрес чейки пам ти, с которого начинаетс программа проверки . Код адреса поступает в накопитель 12 дл выборки информации. Информаци из накопител 12 поступает на дешифратор 11, где определ етс признак команды и услови дл считывани следующей команды, которые поступают на регистры 13, запоминаютс там и выдаютс в накопитель 12, из которого нова информаци снова поступает на дешифратор 11. В процессе считывани информации устанавливаютс начальный и конечный адреса чеек пам ти провер емой микросхемы , конечный адрес информацион ного разр да, частота обращени к провер емой пам ти в формирователе Ш, код информационного слова в регистре 22, после чего начинаетс выполнение программы тестов, в процессе которой по определенным сигналам из дешифратора 11 производитс запись или считывание информации из провер емой пам ти, изменени данных, записываемых в нее и изменение адресов чеек пам ти. Также в соответствии с кодом команды опрашиваютс другие блоки и регистры устройства, анализируетс их состо ние и выдаютс сигналы управлени на регистры 13, управл ющие работой как накопител 12, так и деши ратора 11 . После проверки одной микросхемы пам ти в каждом информационном разр де по всем тестам производитс анализ состо ни схемы. 10 сравнени в которой сравниваетс информаци регистра 8 и регистра 9 и в случае неравенства информации на регистр 9 поступает счетный импульс и происходит подключение следующей микро схемы информационного разр да к про верке и переход на начало выполнени тестов. При получении сигнала совпа дени информации в регистрах 8 и 9 (когда закончитс проверка последне микросхемы пам ти в каждом информационном разр де) формируетс адрес чейки накопител 12, в которой хра нитс команда конца, проверки.- По эт команде прекращаетс проверка контр лируемой пам ти. Считанна из провер емой пам ти информаци запоминаетс на некоторое врем в регистре 21 и передаетс на схему 2k сравнени , где она сравниваетс с информацией, присутствующей на регистре 22 при наличии разрешающего сигнала с регистра 20 и стробирующего импульса с формировател 1G., В случае несовпадени ин формации, содержащейс на регистре 22 и регистре 21, схема 2 сравнени выдает импульс ошибки на дешифратор 11, который производит переход на чейку с командой Брак, происходи останов работы устройства. : Так как пам ть может провер тьс с разной информационной разр дность то регистр 22 разрешает сравнение только выбранных разр дов, т.е. тех разр дов, при загрузке которых в регистр 22 занесены 1. В процессе выполнени сложных тестов возникает необходимость за помнить информацию с последующим восстановлением в регистре 22. Запоминание производитс регистром 23Изменение адреса чейки контролируемой пам ти производитс регистром 19- Пределы изменени адреса , чейки пам ти ограничены значени ми регистров 17 и 18. При сравнении кодов регистра 19 с содержимым регистров 18 и 17 вырабатываютс импульсы, управл ющие работой регистров 13 т.е. производ тс переходы с одной подпрограммы контрол на другую с повторением и с возвратами на прежнюю программу. При формировании сложных тестовых последовательностей бывает необходимым возвращение к определенному адресу чейки провер емой пам ти. Хранение этого адреса производитс регистром 15 который может многократно обмениватьс информацией с регистром 19. Передача адреса чейки пам ти на провер емое изделие производитс через коммутаторы 7 и блок 5 с блоков 3 и 6, при этом кажда 1 в регистре 17 разрешает прохождение информации с блока 3. а О - с блока 6. Таким образом , производитс проверка одной микросхемы пам ти в каж дом информационном разр де по всем тестам, содержащимс в программе, с последующим переходом на следующую микросхему. Технико-экономическое преимущество предложенного устройства заключаетс в том, что оно обеспечивает проверку микросхем.пам ти в каждом информационном разр де по всем тестам , содержащимс в программе, без перепрограммировани , за счет чего повышаетс быстродействие предложенного устройства по сравнению с известными . Формула изобретени 1. Устройство дл контрол полупроводниковой пам ти, содержащее блок управлени , входы и одни из выходов которого подключены соответственно к одним из выходов и входовThe address generation and other inputs of the switches, while the other inputs and outputs are control, the other inputs and outputs of the second matchmaker 39 are connected respectively to the outputs of the switches and other inputs of the data generating unit. The second address generation unit contains address registers and a comparison circuit whose inputs are connected to the outputs of the first and second address registers, respectively, one of the inputs of the first and second address registers are combined and are one of the block inputs, the outputs of the second address register and the comparison circuit are outputs the block, the other inputs of the address registers are combined and are the other inputs of the block; FIG. 1 is a functional diagram of the proposed device; in fig. 2 is a functional diagram of the second address generation unit; in fig. 3 is a functional block diagram of the control unit; in fig. C - functional diagram of the first block of the formation of the address; in fig. 5 shows the data generating unit diagram. The device contains the first interface unit 1, for inputting computer programs and transmitting the result control to the computer for processing and printing, the control unit 2, the first address generation unit 3, for creating the address code. memory cells of the microcircuit (LSI, RAM), included in the information bit of the checked memory, data generation block, intended to form the information code of the word sent to the memory being checked, the second block 5 of the conjugation, started to transmit the address code, data code (information) and control signals to the memory being scanned and to receive the read information, the second address generation unit 6, designed to form the initial address code of the chip included in the information bit memory, and the switches 7, the second block of the formation of the address contains the first 8 and second 9 address registers, respectively, for storing the final address of the memory cell of the information bit and the starting address of one of the ICs included in the. the composition of the information bit of the checked memory, and the first comparison circuit 10. The control unit contains the decoder 11 commands, drive 12, software registers 13 and the driver 1 clock. The first address generation unit contains the first information register 15, the second comparison circuit 16, the third 17, the fourth 18, and the fifth 19 address registers. The data generating unit contains the word length register 20, the second 21, the third 22, and the fourth 23 information registers and the third comparison circuit. The device works as follows. Before starting work, the checking program is entered into the accumulator 12 of the control unit 2 either from the control panel of the device (not shown in Fig. 1) or from a computer or peripheral device through block 1. If, for example, each information bit of the memory being scanned contains several memory chips, then in the register loading commands, the information for entering contains in register 18 all O, in register 17 the code of the last address of the memory cell of one chip, and in register 8 the code of the last address of the memory cell of the entire information bit. For example, if the discharge capacity of the tested product is sixteen bits and contains four chips of four K bits each, then the register code 17 contains 0000111111111111, and the registers 80000111111111111. The verification program should also include a command that analyzes the comparison signal between registers 17 and 9. The device start signal in one of the program registers 13 sets the address of the memory location from which the verification program begins. The address code enters the drive 12 for retrieving information. Information from accumulator 12 enters decryptor 11, where the command sign and conditions for reading the next instruction, which arrive at registers 13, are determined there, are stored and output to accumulator 12, from which new information enters again the decoder 11. In the process of reading information, the initial and final addresses of the memory cells of the microcircuit being tested, the final address of the information bit, the frequency of accessing the checked memory in the driver W, the code of the information word in register 22, then start aets test execution program, during which for certain signals from the decoder 11 is performed recording or reading information from checks emoy memory varying data written in and change of addresses of memory cells. Also, in accordance with the command code, other blocks and registers of the device are polled, their status is analyzed, and control signals are output to the registers 13, which control the operation of both the accumulator 12 and the remote controller 11. After checking a single memory chip in each data section, an analysis of the state of the circuit is performed for all tests. 10 comparison, in which information of register 8 and register 9 is compared, and in case of inequality of information, register 9 receives a counting impulse and the next microscope of the information bit is connected to the verification and goes to the beginning of the tests. When the information signal is received in registers 8 and 9 (when the last memory chip check in each information bit is finished), the address of the accumulator cell 12 is stored, in which the end-of-check command is stored. On this command, the check of the monitored memory stops . The information read from the memory being scanned is stored for some time in register 21 and transmitted to the comparison circuit 2k, where it is compared with the information present on register 22 in the presence of an enable signal from register 20 and a strobe pulse from the imager 1G. the formation contained in register 22 and register 21, the comparison circuit 2 outputs an error pulse to the decoder 11, which makes the transition to the cell with the Scrap command, the device stops working. : Since the memory can be checked with a different information bit, then register 22 allows comparison of only selected bits, i.e. those bits, when loaded into register 22, are entered 1. In the process of performing complex tests, it becomes necessary to remember the information and then restore it in register 22. Memory is performed by register 23Change the address of the monitored memory cell produced by register 19- Address change limits, memory cells limited by the values of registers 17 and 18. When comparing register codes 19 with the contents of registers 18 and 17, pulses are generated that control the operation of registers 13, i.e. transitions from one control subroutine to another are performed with repetition and with returns to the previous program. When forming complex test sequences, it may be necessary to return to a certain cell address of the checked memory. This address is stored by register 15 which can repeatedly exchange information with register 19. The address of the memory cell to the checked product is transferred through switches 7 and block 5 from blocks 3 and 6, while each 1 in register 17 allows information to pass from block 3 and О - from block 6. Thus, a check of one memory chip is performed in each information discharge for all tests contained in the program, with a subsequent transition to the next chip. The technical advantage of the proposed device is that it provides a check of the chips in each data section for all tests contained in the program, without reprogramming, thereby improving the speed of the proposed device compared to the known ones. Claims 1. A device for monitoring a semiconductor memory, comprising a control unit, the inputs and one of the outputs of which are connected respectively to one of the outputs and inputs
первого и второго блоков сопр жени , блока формировани данных и первого блока формировани адреса, о тл и чающеес тем, что. с целью повышени быстродействи устройства , оно содержит второй блок формировани адреса и коммутаторы, одни из входов которых соединены с одними из выходов второго блока формировани адреса, одни из входов которого подключены к другим выходам первого блока формировани адреса и другим входам коммутаторов, а другие входы и выходы вл ютс управл ющими , другие входы и выходы второго блока сопр жени соединены соответственно с выходами коммутаторов и другими выходами блока формировани данных.the first and second interface blocks, the data generation unit and the first address generation unit, about T, and that. In order to improve the speed of the device, it contains the second address generation unit and switches, some of the inputs of which are connected to one of the outputs of the second address formation unit, some of the inputs of which are connected to other outputs of the first address generation unit and other inputs of the switches, and the other inputs and the outputs are control, the other inputs and outputs of the second interface block are connected respectively to the outputs of the switches and other outputs of the data generating unit.
2. Устройство по п. 1, отличающеес тем, что второй блок формировани адреса содержит адресные регистры и схему сравнени , входы2. A device according to claim 1, characterized in that the second address generation unit comprises address registers and a comparison circuit, inputs
которой подключены к выходам первого и второго адресных регистров соответственно , одни из входов первого и второго адресных регистров объединены и вл ютс одними из входов блока,which are connected to the outputs of the first and second address registers, respectively, one of the inputs of the first and second address registers are combined and are one of the inputs of the block,
выходы второго адресного регистра и схемы сравнени вл ютс 1 выходами блока, другие входы адресных регистров объединены и вл ютс другими входами блока. Источники информации,the outputs of the second address register and the comparison circuit are 1 block outputs, the other inputs of the address registers are combined and are the other inputs of the block. Information sources,
прин тые во внимание при экспертизеtaken into account in the examination
1,Авторское свидетельство СССР № 691929. кл. G 11 С 29/00, 19772 .Патент США № 3751649,1, USSR Author's Certificate No. 691929. class. G 11 C 29/00, 19772. US patent No. 3751649,
кл. 235-153, 1973 (прототип).cl. 235-153, 1973 (prototype).
Фиг .1FIG. 1
0Vt.l0Vt.l
Фиг.FIG.
LL
II
ФигЛFy