RU2071170C1

RU2071170C1 - Device for clamping time positions of fluctuating-parameter signals

Info

Publication number: RU2071170C1
Authority: RU
Inventors: С.Ж. Кишенский; С.В. Каменский; Е.Н. Надобных; О.Ю. Христенко
Original assignee: Московский Институт Инженеров Гражданской Авиации
Priority date: 1990-11-05
Filing date: 1990-11-05
Publication date: 1996-12-27

Abstract

FIELD: computer engineering and pulse technique. SUBSTANCE: device has resistive dividers 1,10, comparators group 2, delay elements group 3, AND gates group 4, NOR gate 5, NOT gate 6, reference bus 7, input signal bus 8, output bus 9, additional comparators 11,12, pulse shapers 13,14, amplifier 15, pulse generator 16, flip-flops 17,18, additional AND gates 19,20, counters 21,22, register 23, storage unit 24, decoder 25, additional delay element 26, clearing unit 27. EFFECT: enlarged functional capabilities. 3 cl, 2 dwg

Description

Изобретение относится к информационно-измерительной технике и может быть использовано в вычислительной и импульсной технике. The invention relates to information-measuring equipment and can be used in computing and pulse technology.

Известно устройство по основному изобретению, содержащее входную шину, группу компараторов, резистивный делитель, группу элементов И, элемент ИЛИ-НЕ, группу элементов задержки, инвертор. A device according to the main invention is known, comprising an input bus, a group of comparators, a resistive divider, a group of AND elements, an OR-NOT element, a group of delay elements, an inverter.

Недостатками основного изобретения являются низкая точность фиксации временных положений сигналов при флуктуирующих длительностях фронтов сигналов, а также узкая область применения, так как устройство позволяет работать лишь с сигналами прямоугольной формы. The disadvantages of the main invention are the low accuracy of fixing the temporal positions of the signals with fluctuating durations of the signal fronts, as well as a narrow scope, since the device allows you to work only with rectangular signals.

Целью изобретения является расширение области применения за счет возможности дополнительной обработки сигналов, форма которых отлична от прямоугольной. The aim of the invention is to expand the scope due to the possibility of additional processing of signals whose shape is different from rectangular.

Поставленная цель достигается тем, что в устройство по авт. свид. СССР N 1508341 введены блок памяти, два счетчика, регистр, усилитель, дополнительный элемент задержки, два дополнительных компаратора, второй резистивный делитель, два формирователя импульсов, генератор импульсов, два триггера, два дополнительных элемента И, дешифратор и блок формирования сигналов сброса, причем выход дополнительного элемента задержки соединен с первыми входами компараторов группы, вход с входной шиной и через усилитель с первыми входами первого и второго дополнительных компараторов, вторые входы которых соединены с выходами второго резистивного делителя, а выходы соединены соответственно с входами первого и второго формирователей импульсов, выход первого из которых соединен с S-входом первого триггера, с синхровходом регистра и с R-входом второго триггера, S-вход которого соединен с выходом второго формирователя импульсов и входом сброса первого счетчика импульсов, выходы которого соединены с информационными входами регистра, выходы которого соединены со старшей группой адресных входов блока памяти, младшая группа адресных входов которого соединена с выходами второго счетчика импульсов и со входами дешифратора, выходы с установочными входами всех элементов задержки группы, управляющие входы которых соединены с выходами дешифратора, последний выход которого соединен с входом первого триггера и со входом сброса второго счетчика импульсов, счетный вход которого соединен с выходом первого дополнительного элемента И, первый вход которого соединен с прямым выходом первого триггера, второй вход с тактовыми входами всех элементов задержки группы, с выходом генератора импульсов и с первым входом второго дополнительного элемента И, выход которого соединен со счетным входом первого счетчика импульсов, второй вход с прямым выходом второго триггера. This goal is achieved by the fact that the device by ed. testimonial. USSR N 1508341 introduced a memory block, two counters, a register, an amplifier, an additional delay element, two additional comparators, a second resistive divider, two pulse shapers, a pulse generator, two triggers, two additional And elements, a decoder and a reset signal generating unit, and the output an additional delay element is connected to the first inputs of the group comparators, an input with an input bus and through an amplifier with the first inputs of the first and second additional comparators, the second inputs of which are connected to the output the second resistive divider, and the outputs are connected respectively to the inputs of the first and second pulse shapers, the output of the first of which is connected to the S-input of the first trigger, with the clock input of the register and the R-input of the second trigger, the S-input of which is connected to the output of the second pulse shaper and a reset input of the first pulse counter, the outputs of which are connected to the information inputs of the register, the outputs of which are connected to the highest group of address inputs of the memory block, the youngest group of address inputs of which are connected to the outputs of the second pulse counter and with the inputs of the decoder, the outputs with the installation inputs of all delay elements of the group, the control inputs of which are connected to the outputs of the decoder, the last output of which is connected to the input of the first trigger and to the reset input of the second pulse counter, the counting input of which is connected to the output of the first additional element And, the first input of which is connected to the direct output of the first trigger, the second input with clock inputs of all delay elements of the group, with the output of the pulse generator and with the first the course of the second additional element And, the output of which is connected to the counting input of the first pulse counter, the second input with a direct output of the second trigger.

Кроме того, с целью повышения надежности устройства в него введен блок сброса, выход которого соединен с входами сброса всех элементов задержки группы, вход с выходом дополнительного элемента задержки. In addition, in order to increase the reliability of the device, a reset unit is introduced into it, the output of which is connected to the reset inputs of all the delay elements of the group, and the input with the output of an additional delay element.

Кроме того, элемент задержки содержит формирователь задержки, элемент И, регистр памяти, мультиплексор, регистр памяти, мультиплексор, регистр сдвига, D-вход которого соединен с информационным входом элемента задержки, выходы с информационными входами мультиплексора, выход которого соединен с выходом элемента задержки, адресные входы с выходами регистра памяти, информационные входы которого соединены с установочными входами элемента задержки, синхровход с выходом элемента И, первый вход которого через формирователь задержки соединен с тактовым входом элемента задержки и с С-входом регистра сдвига, R-вход которого соединен с входом сброса элемента задержки, второй вход элемента И соединен с управляющим входом элемента задержки. In addition, the delay element includes a delay driver, an AND element, a memory register, a multiplexer, a memory register, a multiplexer, a shift register, the D-input of which is connected to the information input of the delay element, outputs with information inputs of a multiplexer, the output of which is connected to the output of the delay element, address inputs with the outputs of the memory register, the information inputs of which are connected to the installation inputs of the delay element, a clock input with the output of the element And, the first input of which is connected to the delay driver the clock input of the delay element and with the C-input of the shift register, the R-input of which is connected to the reset input of the delay element, the second input of the And element is connected to the control input of the delay element.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 структурная схема элемента задержки группы. In FIG. 1 shows a structural diagram of a device; in FIG. 2 is a block diagram of a group delay element.

Устройство содержит первый резистивный делитель 1, группу 2 компараторов, группу 3 элементов задержки, группу 4 элементов И, элемент 5 ИЛИ-НЕ, элемент 6 НЕ, опорную 7 шину, шину 8 входного сигнала, выходную шину 9, второй резистивный делитель 10, первый и второй дополнительные компараторы - соответственно 11 и 12, первый и второй формирователи 13 и 14 импульсов, усилитель 15, генератор 16 импульсов, второй и первый триггеры, соответственно, 17 и 18, второй и первый дополнительные элементы И, соответственно, 19 и 20, первый и второй счетчики 21 и 22, регистр 23, блок 24 памяти, дешифратор 25, дополнительный элемент 26 задержки. Устройство может также содержать блок 27 сброса. В устройстве выходы 29 блока 24 соединены с информационными входами блоков 3, выходы 30 соединены с управляющими входами соответствующих блоков 3. The device comprises a first resistive divider 1, a group of 2 comparators, a group of 3 delay elements, a group of 4 AND elements, an element 5 OR NOT, an element 6 NOT, a reference 7 bus, an input signal bus 8, an output bus 9, a second resistive divider 10, the first and the second additional comparators - respectively 11 and 12, the first and second pulse shapers 13 and 14, the amplifier 15, the pulse generator 16, the second and first triggers, respectively, 17 and 18, the second and first additional elements And, respectively, 19 and 20, first and second counters 21 and 22, register 23, block 24 memory, decoder 25, an additional element 26 delay. The device may also comprise a reset unit 27. In the device, the outputs 29 of block 24 are connected to the information inputs of blocks 3, the outputs 30 are connected to the control inputs of the corresponding blocks 3.

Блок 3 (фиг. 2) содержит регистр сдвига 31, регистр 32 памяти, мультиплексор 33, формирователь 34 задержки и элемент 35 И. Block 3 (Fig. 2) contains a shift register 31, a memory register 32, a multiplexer 33, a delay driver 34, and an AND element 35.

Блок 27 сброса может содержать последовательно соединенные пороговый элемент и формирователь импульсов. The reset unit 27 may comprise a threshold element and a pulse shaper connected in series.

Устройство работает следующим образом. The device operates as follows.

Принцип работы устройства заключается в предварительной оценке длительности фронта входного сигнала и на основе оценки выборе времен задержки блоками 3. Таким образом осуществляется адаптация устройства и его параметров к флуктуациям фронтов входных сигналов. The principle of operation of the device is a preliminary assessment of the duration of the front of the input signal and based on the evaluation of the choice of delay times by blocks 3. Thus, the device and its parameters are adapted to fluctuations of the edges of the input signals.

В исходном состоянии блоки 17, 18, 21-23 обнулены. При n компараторов группы 2 в каждые n смежных ячеек блока памяти 24 занесены в виде двоичных кодов значения задержки для каждого элемента 3 задержки, для определенной градации уровня входного сигнала. При этом n 2^m, m число младших адресных входов блока памяти 24. Время задержки каждого элемента 3_i определяется из соотношения: T_задi N•T₀, где N код для заданного элемента 3, T₀ период следования импульсов с выхода генератора 16.In the initial state, blocks 17, 18, 21-23 are reset. With n group 2 comparators, delay values for each delay element 3 are entered in binary codes for each delay element 3 in the form of binary codes for a certain gradation of the input signal level in every n adjacent cells of the memory block 24. Moreover, n 2 ^m , m is the number of lower address inputs of the memory block 24. The delay time of each element 3 _i is determined from the relation: T _task N • T ₀ , where N is the code for the given element 3, T ₀ the pulse repetition period from the output of the generator 16.

Входной импульс поступает на шину 8 и через усилитель 15 на входы компараторов 11 и 12, на которых производится сравнение уровня входного сигнала с эталонными уровнями резистивного делителя 10. По мере увеличения уровня входного сигнала срабатывает сначала блок 12, а затем 11. Высокий уровень сигнала с выхода блока 12 поступает на формирователь 14, импульс с выхода которого устанавливает триггер 17 в единичное состояние; сигналом с выхода триггера 17 открывается элемент И 19 и тактовые импульсы с генератора 16 подсчитываются счетчиком 21, обнуленного сигналом с компаратора 12. Затем, при срабатывании компаратора 11 формируется импульс на выходе формирователя 13, устанавливающий триггер 17 в исходное нулевое состояние. После этого в счетчике 21 записан код, пропорциональный длительности фронта входного импульса. Импульс с формирователя 13 поступает также на синхровход регистра 23, записывая в него содержимое счетчика 21. Этот код определяет группу ячеек памяти блока 24, в которых записаны значения задержки блоков 3 для данной длительности фронта входного сигнала (или его части, на которой принимается решение о длительности фронта). Так реализуется зависимость времен задержек блоков 3 от оценки длительности фронта входного сигнала. The input pulse enters the bus 8 and through the amplifier 15 to the inputs of the comparators 11 and 12, on which the input signal level is compared with the reference levels of the resistive divider 10. As the input signal level increases, block 12 is triggered first, and then 11. High signal level with the output of block 12 is supplied to the shaper 14, the pulse from the output of which sets the trigger 17 in a single state; the signal from the output of the trigger 17 opens the And element 19 and the clock pulses from the generator 16 are counted by the counter 21, reset by the signal from the comparator 12. Then, when the comparator 11 is triggered, a pulse is generated at the output of the shaper 13, which sets the trigger 17 to its initial zero state. After that, a counter proportional to the duration of the front of the input pulse is recorded in counter 21. The pulse from the shaper 13 is also fed to the clock input of the register 23, writing the contents of the counter 21 into it. This code defines the group of memory cells of block 24, in which the delay values of blocks 3 are recorded for a given duration of the front of the input signal (or its part, on which the decision on front duration). This implements the dependence of the delay times of blocks 3 on the estimate of the duration of the front of the input signal.

Сигнал с выхода формирователя 13 устанавливает также триггер 18 в единичное состояние; открывается элемент И 20, и сигналы с генератора 16 поступают в счетчик 22. Последовательно проходя состояния от "1" до "n", счетчик 22 задает ячейки памяти блока 24 для соответствующих элементов задержки 3. Одновременно на соответствующем выходе дешифратора 25 формируются управляющие сигналы для записи соответствующего кода задержки в нужный элемент 3. Элемент задержки 3 работает следующим образом: входная информация поступает на D-вход регистра сдвига 31 и записывается в младший разряд с одновременным сдвигом во всех разрядах предыдущих значений по тактовым импульсам на входе 28. При совпадении тактового импульса и управляющего импульса на входе 30 от блока 25, срабатывает элемент И 35 и в регистр памяти 32 записывается код задержки из блока 24. Этот код, определяющий длительность задержки хранится в регистре 32 до следующего импульса на входе 30 и определяет номер разряда сдвига 31, соединенного с выходом мультиплексора 33. Таким образом длительность задержки элемента 3 регулируется дискретно. Элемент 34 (формирователь задержки) предназначен для задержки формирования сигнала на вход записи регистра 32 относительно информационных сигналов. The signal from the output of the shaper 13 also sets the trigger 18 in a single state; element And 20 opens, and the signals from the generator 16 go to the counter 22. Successively passing the state from "1" to "n", the counter 22 sets the memory cells of block 24 for the corresponding delay elements 3. At the same time, control signals are generated at the corresponding output of the decoder 25 write the corresponding delay code to the desired element 3. The delay element 3 works as follows: the input information is supplied to the D-input of the shift register 31 and is written to the least significant bit with a simultaneous shift in all bits of the previous values according to the clock pulses at input 28. When the clock pulse and the control pulse at input 30 from block 25 coincide, the AND element 35 is triggered and the delay code from block 24 is written into the memory register 32. This code, which determines the delay duration, is stored in register 32 until the next pulse at the input 30 and determines the number of the discharge shift 31 connected to the output of the multiplexer 33. Thus, the delay time of the element 3 is controlled discretely. Element 34 (delay driver) is designed to delay the formation of a signal at the input of a register 32 relative to information signals.

Таким образом, за n импульсов от генератора 16 во все элементы задержки заносятся коды задержек для данной градации длительности фронта входного сигнала. n + 1-й импульс с генератора 16 вызывает формирование сигнала на n + 1-м выходе дешифратора 25, по которому счетчик 22 и триггер 18 обнуляются, после чего устройство готово к отработке данного входного импульса. Thus, for n pulses from the generator 16, delay codes are entered into all delay elements for a given gradation of the duration of the front of the input signal. The n + 1-th pulse from the generator 16 causes the formation of a signal at the n + 1-m output of the decoder 25, by which the counter 22 and the trigger 18 are reset, after which the device is ready to work out this input pulse.

Элемент задержки 26 предназначен для задержки входного сигнала до окончания занесения кодов в элементы задержки 3 группы. The delay element 26 is designed to delay the input signal until the end of the entry of codes in the delay elements of 3 groups.

Отработка входного импульса производится следующим образом. Входной сигнал с выхода элемента задержки 26 поступает на входы компараторов группы 2, сравнивающих его с эталонными напряжениями от резистивного делителя 1. По мере увеличения амплитуды сигнала срабатывают компараторы от первого до n-го; логическая "единица", формирующаяся на выходе компаратора 2, "квантуется" элементом задержки 3 в регистре сдвига 31 тактовыми импульсами генератора 16 и задерживается на время, определенное кодом в регистре 32. Время задержки выбирается достаточным (для данной градации фронта сигнала), чтобы старший смежный компаратор срабатывал раньше, чем отключится младший смежный компаратор 2. Срабатывание старшего смежного компаратора логический "нуль" с его инверсного выхода запирает элемент И 4 младшего смежного компаратора, на выходе элемента ИЛИ-НЕ уровень сигнала остается неизменным (в исходном состоянии единичным). Если же старший смежный компаратор не формирует сигнала, (за время задержки младшего смежного компаратора), то на выходе элемента И 4 формируется импульс, формирующий отрицательный импульс на выходе элемента 5 ИЛИ-НЕ. Длительность этого импульса равна длительности превышения данного уровня компарирования (являющегося старшим сработавшим уровнем). Таким образом, обеспечивается "привязка" переднего фронта формируемого устройством выходного импульса к началу вершины входного импульса. Testing the input pulse is as follows. The input signal from the output of the delay element 26 goes to the inputs of the comparators of group 2, comparing it with the reference voltages from the resistive divider 1. As the amplitude of the signal increases, the comparators from the first to the n-th are triggered; the logical “unit” formed at the output of the comparator 2 is “quantized” by the delay element 3 in the shift register 31 by the clock pulses of the generator 16 and is delayed by the time determined by the code in the register 32. The delay time is selected sufficient (for a given gradation of the signal edge) so that the senior the adjacent comparator was triggered before the junior adjacent comparator 2 was turned off. The operation of the senior adjacent comparator logic “zero” from its inverse output locks the AND element 4 of the junior adjacent comparator, at the output of the OR-NOT element Ram signal remains constant (unit in the initial state). If the senior adjacent comparator does not generate a signal (during the delay time of the junior adjacent comparator), then an impulse is formed at the output of element And 4, forming a negative pulse at the output of element 5 OR NOT. The duration of this pulse is equal to the duration of exceeding a given level of comparing (which is the highest triggered level). Thus, the "binding" of the leading edge of the output pulse generated by the device to the beginning of the peak of the input pulse is ensured.

Оценивая длительность фронта входного сигнала и выбирая группу задержек элементов задержки 3 для привязки входного импульса, устройство позволяет адаптивно подстраиваться под форму и параметры входного сигнала, повышая точность привязки выходного импульса к началу вершины входного при произвольной форме входного импульса, что в свою очередь расширяет область применения устройства, допуская его корректную работу не только с прямоугольными импульсами ограниченного диапазона длительностей фронтов, но и с импульсами непрямоугольной формы, где фронты флуктуируют в широких пределах. Estimating the duration of the front of the input signal and choosing the group of delays of the delay elements 3 for binding the input pulse, the device allows you to adaptively adapt to the shape and parameters of the input signal, increasing the accuracy of the binding of the output pulse to the beginning of the peak of the input with an arbitrary shape of the input pulse, which in turn extends the scope devices, allowing its correct operation not only with rectangular pulses of a limited range of front durations, but also with non-rectangular pulses Framas where fronts fluctuate widely.

Дополнительно включаемый блок 27 сброса позволяет также расширить область применения устройства. Он включает последовательно соединенные пороговый элемент и формирователь импульса. На начальном участке входного импульса блок 27 формирует короткий импульс на выходе своего формирователя и обнуляет все регистры 31, чем реализуется устранение взаимовлияния импульсов при значительных флуктуациях фронтов, например, при поступлении входного импульса с коротким фронтом, когда еще не отработан предыдущий импульс с длинным фронтом, т. е. устранение "наложения" сигналов, формирующих выходные импульсы. Additionally included block 27 reset also allows you to expand the scope of the device. It includes a threshold element and a pulse shaper connected in series. In the initial section of the input pulse, block 27 generates a short pulse at the output of its shaper and resets all registers 31, thereby eliminating the interference of pulses with significant fluctuation of fronts, for example, when an input pulse with a short edge arrives when the previous pulse with a long front has not yet been worked out, that is, eliminating the "overlap" of the signals forming the output pulses.

Claims

1. A device for fixing the temporary positions of signals with fluctuating parameters, containing n comparators, the first inputs of which are interconnected, the second inputs with the outputs of the first resistive divider, n-1 AND elements, the outputs of which are connected to the corresponding inputs of the element OR NOT, the outputs of which are connected to corresponding inputs of an OR element, the output of which is connected to the output bus, n delay elements whose outputs, except the first, are connected to the first inputs of the corresponding AND elements, direct outputs of all comparators besides the oldest one in the category, connected to the inputs of the delay elements, the second inputs of the elements AND are connected to the inverse outputs of the older one in the category of the comparator, the direct output of the most senior in the category of the comparator through the series-connected delay element and the inverter are connected to the corresponding inputs of the element OR NOT, an input bus, characterized in that, in order to expand the scope due to the possibility of additional processing of signals whose shape is different from rectangular, a memory block is inserted into it, d a counter, a register, an amplifier, an additional delay element, two additional comparators, a second resistive divider, two pulse shapers, a pulse generator, two triggers, two additional And elements, a decoder and a reset signal generating unit, and the output of the additional delay element is connected to the first inputs group comparators, an input with an input bus and through an amplifier with the first inputs of the first and second additional comparators, the second inputs of which are connected to the outputs of the second resistive divider and the outputs are connected respectively to the inputs of the first and second pulse shapers, the output of the first of which is connected to the S-input of the first trigger, with the clock input of the register and the S-input of the second trigger, the R-input of which is connected to the output of the second pulse shaper and the reset input of the first pulse counter, the outputs of which are connected to the information inputs of the register, the outputs of which are connected to the highest group of address inputs of the memory block, the youngest group of address inputs of which are connected to the outputs of the second pulse counter s and with the inputs of the decoder, the outputs with the installed inputs of all delay elements of the group, the control inputs of which are connected to the outputs of the decoder, the last output of which is connected to the R-input of the first trigger and to the reset input of the second pulse counter, the counting input of which is connected to the output of the first additional element And, the first input of which is connected to the direct output of the first trigger, the second input with clock inputs of all delay elements of the group, with the output of the pulse generator and with the first input of the second additional electronic element And, the output of which is connected to the counting input of the first pulse counter, the second input with a direct output of the second trigger.

2. The device according to claim 1, characterized in that, in order to increase reliability in operation, a reset unit is introduced into it, the output of which is connected to the reset inputs of all the delay elements of the group, the input with the output of an additional delay element.

3. The device according to claim 1, characterized in that the delay element comprises a delay driver, an AND element, a memory register, a multiplexer, a shift register, the D-input of which is connected to the information input of the delay element, outputs with information inputs of a multiplexer, the output of which is connected to the output of the delay element, the address inputs with the outputs of the memory register, the information inputs of which are connected to the installation inputs of the delay element, the clock input with the output of the element And, the first input of which is connected through the delay driver by the actuation input of the delay element and with the C-input of the shift register, the R-input of which is connected to the reset input of the delay element, the second input of the And element is connected to the control input of the delay element.