RU2049349C1

RU2049349C1 - Device for software debugging

Info

Publication number: RU2049349C1
Authority: RU
Inventors: С.В. Трунков; Г.Г. Хлябич; С.В. Антонов
Original assignee: Серпуховское высшее военное командно-инженерное училище ракетных войск им.Ленинского комсомола
Priority date: 1991-07-30
Filing date: 1991-07-30
Publication date: 1995-11-27

Abstract

FIELD: computer engineering. SUBSTANCE: device has control unit, buffer memory unit, which provides storage of monitored information, associative memory unit, which provides monitoring of entries in subroutines and returns to main routine. EFFECT: increased speed of output of results of monitoring of loop parameters, simplified design. dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для выявления циклических процессов анализируемой программы, регистрации их параметров (адресов команд начала и конца цикла, количества повторений и времени выполнения цикла) и хранения регистрируемой информации в блоке памяти с последующей выдачей по запросу. Эта информация необходима для верификации разрабатываемых программ и выбора оптимального внутреннего языка проектируемой ЭВМ. The invention relates to computer technology and can be used to identify cyclic processes of the analyzed program, register their parameters (addresses of the beginning and end of the cycle, the number of repetitions and the execution time of the cycle) and store the recorded information in the memory unit with subsequent issuance upon request. This information is necessary to verify the developed programs and select the optimal internal language of the designed computer.

Целью изобретения является сокращение времени выдачи результатов регистрации параметров циклов, а также сокращение аппаратных затрат. The aim of the invention is to reduce the time of issuing the results of the registration parameters of the cycles, as well as reducing hardware costs.

На фиг. 1 показана блок-схема устройства; на фиг.2 схема блока буферной памяти; на фиг.3 -схема блока ассоциативной памяти. In FIG. 1 shows a block diagram of a device; figure 2 circuit block buffer memory; figure 3 is a block diagram of an associative memory.

Устройство для отладки программ содержит (фиг.1) блок 1 буферной памяти (БП), блок 2 ассоциативной памяти (АП), регистр 3 ключа защиты, регистр 4 кода команды, регистр 5 адреса команды, группы 6-8 элементов И, реверсивный счетчик 9 адреса, дешифратор 10 команд, схемы 11, 12 сравнения, элемент И 13, элементы ИЛИ 14 и 15, элементы 16-18 задержки, группы 19-22 информационных входов устройства, управляющие входы 23 и 24 устройства, группу 25 информационных выходов устройства, выходы 26-28 устройства. The device for debugging programs contains (Fig. 1) block 1 of buffer memory (BP), block 2 of associative memory (AP), register 3 of the security key, register 4 of the command code, register 5 of the command address, groups of 6-8 elements AND, a reversible counter 9 addresses, decoder 10 commands, comparison circuits 11, 12, AND element 13, OR elements 14 and 15, delay elements 16-18, device information inputs groups 19-22, device control inputs 23 and 24, device information group 25, outputs 26-28 of the device.

Блок 1 буферной памяти содержит (фиг.2) группы 29 и 30 информационных входов, группу 31 адресных выходов, входы 32-35 блока, группу 36 информационных выходов, выход 37, дешифратор 38 адреса, элемент И 39, группу 40 элементов ИЛИ и N запоминающих ячеек (N количество циклов, регистрируемых устройством), каждая из которых включает регистр 41 цикла, счетчик 42 цикла, счетчик 43 времени, схемы 44-46 сравнения, группы 47 и 48 элементов И, элементы И 49-52, элемент ИЛИ 53 и триггер 54. Block 1 of the buffer memory contains (Fig. 2) groups of 29 and 30 information inputs, a group of 31 address outputs, inputs 32-35 of a block, a group of 36 information outputs, an output 37, an address decoder 38, an AND element 39, a 40 group of OR or N elements storage cells (N is the number of cycles registered by the device), each of which includes a register of 41 cycles, a counter 42 of a cycle, a counter of 43 times, comparison circuits 44-46, groups 47 and 48 of AND elements, AND elements 49-52, OR element 53, and trigger 54.

Блок 2 ассоциативной памяти содержит (фиг.3) входы 55 и 56 блока, группу 57 информационных входов, вход 58 блока, выход 59, элемент ИЛИ-НЕ 60, элемент И 61 и М ячеек (М максимально допустимое количество вложенных друг в друга модулей программ), каждая из которых включает счетчик 62 адреса возврата, схему 63 сравнения, группу 64 элементов И, элемент И 65, триггер 66 и элемент 67 задержки. Associative memory block 2 contains (Fig. 3) block inputs 55 and 56, information input group 57, block input 58, output 59, OR-NOT 60 element, AND 61 and M cells (M the maximum allowable number of modules nested in each other programs), each of which includes a counter 62 return address, a comparison circuit 63, a group of 64 AND elements, an AND element 65, a trigger 66, and a delay element 67.

Группа информационных входов 22 устройства соединена с информационными входами группы элементов И 8, выходы которых соединены с группой информационных входов регистра 5 адреса команды, группа выходов которого соединена с соответствующими входами первого сравниваемого числа схем 44 сравнения каждой запоминающей ячейки блока 1, выходы группы элементов ИЛИ 40 блока 1 являются группой информационных выходов 25 устройства, выход элемента И 39 блока 1 через элемент задержки 16 соединен с суммирующим входом реверсивного счетчика 9 адреса, вход чтения устройства 24 соединен с вычитающим входом реверсивного счетчика 9 адреса, группа информационных выходов реверсивного счетчика адреса 9 соединена с группой входов дешифратора адреса 38 блока 1, группа информационных входов 21 устройства соединена с информационными входами группы элементов И 6, выходы которых соединены с информационными входами группы элементов И 7 и с входами дешифратора 10 команд, выходы группы элементов И 7 соединены с информационными входами регистра 4 кода команд, выходы которого соединены с входами соответствующих элементов И 47 и соответствующими входами первого сравниваемого числа схемы 44 сравнения всех запоминающих ячеек блока 1, группы информационных входов 29 и 19 устройства соединены соответственно с группой входов первого сравниваемого числа схемы 12 сравнения и группой информационных входов регистра ключа защиты 3, выход которого соединен с входом второго сравниваемого числа схемы 12 сравнения, выход схемы сравнения 12 соединен с входом элемента И 13 и с входами элементов И 6, выход элемента И 13 является выходом ошибки устройства, группа информационных входов 22 устройства соединена с группой информационных входов 57 блока 2 ассоциативной памяти, с группой входов первого сравниваемого числа схемы 11 сравнения, с группой входов первого сравниваемого числа схем 45 и 46 сравнения всех запоминающих ячеек блока 1, с входами соответствующих элементов И 47 и соответствующими входами первого сравниваемого числа схемы 44 сравнения всех запоминающих ячеек блока 1, первый, второй, третий и четвертый выходы дешифратора 10 команд соединены соответственно с первым входом элемента ИЛИ 14, с вторым входом элемента ИЛИ 14, с входом обращения блока 2 ассоциативной памяти и с выходом останова устройства, первый, второй и третий выходы дешифратора 10 команд соединены соответственно через элемент задержки 17 с первым входом элемента ИЛИ 15, через элемент задержки 18 с вторым входом элемента ИЛИ 15, с первым входом элемента И 52 всех запоминающих ячеек блока 1, выход элемента задержки 18 соединен с тактовым входом 55 блока 2 и с первым входом элемента И 51 всех запоминающих ячеек блока 1, выход элемента ИЛИ 14 соединен с входами групп элементов И 8 и 7, выход элемента ИЛИ 15 соединен с тактовым входом схемы сравнения 11, выход равенства которой соединен с входом 56 считывания блока 2, выход признака которого соединен с тактовым входом 32 схемы сравнения 44 всех запоминающих ячеек блока 1, вход 23 меток времени устройства соединен с первым входом элемента И 50 всех запоминающих ячеек блока 1, выход переполнения реверсивного счетчика адреса 9 соединен с вторым входом элемента И 13 и является выходом 28 конца чтения устройства, группа информационных выходов регистра 5 адреса команды соединена с группой входов второго сравниваемого числа схемы сравнения 11, i-й выход дешифратора адреса 38 блока 1 (i

) соединен с первыми входами групп элементов И 47, 48 i-й запоминающей ячейки блока 1, выходы группы элементов И 48 i-й запоминающей ячейки блока 1 соединены с i-ми входами элементов ИЛИ 40 группы блока 1 памяти, выход неравенства схемы 44 сравнения i-й запоминающей ячейки блока 1 соединен с i-м входом элемента И 39 блока 1, вторые входы группы элементов И 47 каждой запоминающей ячейки блока 1 соединены с выходом элемента И 39 блока 1, группа информационных выходов регистра 5 адреса команды соединена с третьими входами соответствующей группы элементов И 47 всех запоминающих ячеек блока 1, выходы группы элементов И 47 i-й запоминающей ячейки соединены с информационными входами регистра цикла 41 i-й запоминающей ячейки, информационные выходы регистра цикла 41 i-й запоминающей ячейки соединены с входами второго сравниваемого числа схемы сравнения 44 i-й запоминающей ячейки, информационные выходы регистра цикла 41 и счетчика циклов 42 i-й запоминающей ячейки соединены с вторыми входами соответствующей группы элементов И 48, выход равенства схемы сравнения 44 i-й запоминающей ячейки соединен со счетным входом счетчика циклов 42 i-й запоминающей ячейки блока 1, выходы кода адреса конца цикла и начала цикла регистра цикла 41 i-й запоминающей ячейки соединены с входами второго сравниваемого числа соответственно схем сравнения 45 и 46 i-й запоминающей ячейки, выходы "Меньше" и "Больше" схем сравнения 45 и 46 i-й запоминающей ячейки соединены соответственно с первым и вторым входами элемента И 49 i-й запоминающей ячейки, выход которого соединен с вторыми входами элементов И 52 и 51 и первым входом элемента ИЛИ 53 i-й запоминающей ячейки, выходы элементов И 51 и 52 i-й запоминающей ячейки соединены соответственно с входами установки "нуля" и "единицы" триггера i-й запоминающей ячейки, прямой выход которого соединен с вторым входом элемента ИЛИ 53 i-й запоминающей ячейки, выход которого соединен с вторым входом элемента И 50 i-й запоминающей ячейки, выход которого сравнен со счетным входом счетчика сравнения 43 i-й запоминающей ячейки, выходы счетчика времени 42 i-й запоминающей ячейки соединены с вторыми входами соответствующей группы элементов И 48 i-й запоминающей ячейки, группа информационных входов 57 блока 2 соединена с информационными входами всех групп элементов И 64 и группой входов первого сравниваемого числа всех схем сравнения 63, тактовый вход 55 блока 2 соединен с тактовыми входами всех схем сравнения 63, выход К-го счетчика 62 адреса возврата (К

) соединен с группой входов второго сравниваемого числа К-й схемы сравнения 63, выход "Равно" К-й схемы сравнения 63 соединен с входом установки "нуля" К-го триггера 66 и с К-м входом элемента ИЛИ-НЕ 60, выход которого соединен с входом элемента И 61, вход 56 блока 2 соединен с входом элемента И 61, выход которого является выходом 59 признака блока 2, вход 58 обращения блока 2 соединен с входом М элементов И 65, инверсный выход первого триггера 66 соединен с входом триггера И 65, единичный выход К-го триггера 66 соединен с входом (К+1)-го элемента И 65, выход К-го элемента И 65 соединен с единичным входом К-го триггера 66, с входами элементов И 64 К-й группы и через К-й элемент задержки 67 со счетным входом К-го счетчика 62 адреса возврата, выходы элементов И 64 К-й группы соединены с информационными входами счетчика 62 адреса возврата.The group of information inputs 22 of the device is connected to the information inputs of the group of elements AND 8, the outputs of which are connected to the group of information inputs of the register 5 of the command address, the group of outputs of which is connected to the corresponding inputs of the first compared number of circuits 44 for comparing each storage cell of block 1, outputs of the group of elements OR 40 block 1 are a group of information outputs 25 of the device, the output of element AND 39 of block 1 is connected via a delay element 16 to the summing input of the address counter 9, the read input device 24 is connected to the subtracting input of the reverse address counter 9, the group of information outputs of the reverse address counter 9 is connected to the group of inputs of the address decoder 38 of unit 1, the group of information inputs of the device 21 is connected to the information inputs of the group of elements And 6, the outputs of which are connected to the information inputs of the group of elements And 7 and with the inputs of the decoder 10 commands, the outputs of the group of elements And 7 are connected to the information inputs of the register 4 of the command code, the outputs of which are connected to the inputs of the corresponding elements entrances And 47 and the corresponding inputs of the first compared number of the comparison circuit 44 of all the storage cells of block 1, the group of information inputs 29 and 19 of the device are connected respectively to the group of inputs of the first compared number of the comparison circuit 12 and the group of information inputs of the protection key register 3, the output of which is connected to the input the second compared number of the comparison circuit 12, the output of the comparison circuit 12 is connected to the input of the element And 13 and the inputs of the elements And 6, the output of the element And 13 is the error output of the device, the group of information x inputs 22 of the device is connected to a group of information inputs 57 of associative memory block 2, to a group of inputs of the first compared number of comparison circuits 11, to a group of inputs of the first compared number of comparison circuits 45 and 46 of all storage cells of block 1, with inputs of the corresponding AND elements 47 and corresponding the inputs of the first compared number of the circuit 44 for comparing all storage cells of block 1, the first, second, third and fourth outputs of the decoder 10 are connected respectively to the first input of the OR element 14, to the second input of the ele OR 14, with the access input of the associative memory unit 2 and with the device stop output, the first, second and third outputs of the command decoder 10 are connected respectively through the delay element 17 to the first input of the OR element 15, through the delay element 18 with the second input of the OR element 15, with the first input of AND element 52 of all storage cells of unit 1, the output of delay element 18 is connected to the clock input 55 of unit 2 and with the first input of AND element 51 of all storage cells of unit 1, the output of OR element 14 is connected to the inputs of groups of elements And 8 and 7, element output OR 15 is connected to the clock input of the comparison circuit 11, the equality output of which is connected to the input 56 of the reading unit 2, the output of which is connected to the clock input 32 of the comparison circuit 44 of all storage cells of the block 1, the input 23 of the device’s time stamps is connected to the first input of the AND element 50 of all memory cells of block 1, the overflow output of the reverse counter of address 9 is connected to the second input of the And 13 element and is the output 28 of the end of reading the device, the group of information outputs of the register 5 of the command address is connected to the group of inputs of the second compare the number comparison circuit 11, i-th output of the address decoder 38 of block 1 (i

) is connected to the first inputs of the groups of elements AND 47, 48 of the i-th memory cell of block 1, the outputs of the group of elements AND 48 of the i-th memory cell of block 1 are connected to the i-th inputs of the elements OR 40 of the group of memory block 1, the output of the inequality of the comparison circuit 44 the i-th storage cell of block 1 is connected to the i-th input of the And 39 element of block 1, the second inputs of the And 47 element group of each storage cell of block 1 are connected to the output of the And 39 element of block 1, the group of information outputs of the command address register 5 is connected to the third inputs the corresponding group of elements AND 47 all x memory cells of block 1, the outputs of the group of elements AND 47 of the i-th memory cell are connected to the information inputs of the register of the cycle 41 of the i-th memory cell, the information outputs of the register of the cycle 41 of the i-th memory cell are connected to the inputs of the second compared number of the comparison circuit 44 i- memory cell, information outputs of the register 41 and cycle counter 42 of the i-th memory cell are connected to the second inputs of the corresponding group of elements AND 48, the equality output of the comparison circuit 44 of the i-th memory cell is connected to the counting input m of the cycle counter 42 of the i-th memory cell of block 1, the outputs of the code of the address of the end of the cycle and the beginning of the cycle register of the cycle 41 of the i-th memory cell are connected to the inputs of the second compared number, respectively, of the comparison circuits 45 and 46 of the i-th memory cell, the outputs are “Less and "More" comparison circuits 45 and 46 of the i-th storage cell are connected respectively to the first and second inputs of the AND element 49 of the i-th storage cell, the output of which is connected to the second inputs of the

AND elements

52 and 51 and the first input of the OR element 53 of the i-th storage cell, the outputs of the elements And 51 and 52 of the i-th the memory cells are connected respectively to the inputs of setting the “zero” and “units” of the trigger of the i-th storage cell, the direct output of which is connected to the second input of the OR element 53 of the i-th storage cell, the output of which is connected to the second input of the AND element 50 of the i-th storage cell, the output of which is compared with the counting input of the comparison counter 43 of the i-th storage cell, the outputs of the time counter 42 of the i-th storage cell are connected to the second inputs of the corresponding group of elements AND 48 of the i-th storage cell, the group of information inputs 57 of the block 2 s one with the data inputs of all the groups of AND gates 64 and the inputs of the first group a comparable number of comparison circuits 63, a clock input 55 the block 2 is connected to clock inputs of the comparison circuit 63, the output of K-th counter 62 return addresses (K

) is connected to the group of inputs of the second compared number of the Kth comparison circuit 63, the output is “Equal” to the Kth comparison circuit 63 is connected to the input of the zero setting of the Kth trigger 66 and to the Kth input of the OR-NOT 60 element, output which is connected to the input of the element And 61, the input 56 of the block 2 is connected to the input of the element And 61, the output of which is the output 59 of the sign of the block 2, the input 58 of the appeal of the block 2 is connected to the input M of the elements And 65, the inverse output of the first trigger 66 is connected to the input of the trigger And 65, the single output of the K-th trigger 66 is connected to the input of the (K + 1) -th element And 65, the output of the K-th element nta And 65 is connected to the single input of the K-th trigger 66, with the inputs of the elements And 64 of the K-th group and through the K-th delay element 67 with the counting input of the K-th counter 62 return addresses, the outputs of the elements And 64 of the K-th group are connected with the information inputs of the counter 62 return address.

Устройство работает следующим образом. The device operates as follows.

В исходном состоянии регистры 4 и 5, реверсивный счетчик 9 адреса, а в каждой запоминающей ячейке блока 1 БП регистр 41, счетчики 42 и 43, триггер 54, а в каждой ячейке блока 2 АП счетчик 62 и триггер 66 находятся в нулевом состоянии. In the initial state, registers 4 and 5, a reverse counter 9 addresses, and in each memory cell of unit 1 PSU register 41, counters 42 and 43, trigger 54, and in each cell of block 2 AP counter 62 and trigger 66 are in the zero state.

Перед началом работы по группе 19 входов устройства в регистр 3 ключа защиты заносится код ключа защиты анализируемой программы, параметры циклов которой регистрируются в БП. Устройство готово к работе. Before starting work on a group of 19 device inputs, the security key code of the analyzed program is entered into the security key register 3, the cycle parameters of which are recorded in the BP. The device is ready to go.

Возможны два режима работы устройства. Работа устройства в 1-м режиме (регистрации параметров циклов анализируемой программы) аналогична работе устройства, описанного в авт.ст. СССР N 1348840. There are two modes of operation of the device. The operation of the device in the 1st mode (recording parameters of the cycles of the analyzed program) is similar to the operation of the device described in ed. USSR N 1348840.

Во 2-м режиме (считывания) устройство работает следующим образом. По управляющему входу 24 устройства из ЭВМ на первый счетный вход (вычитающий) реверсивного счетчика 9 адреса поступают сигналы выдачи, каждый из которых выдается после считывания содержимого очередной ячейки БП с группы 25 информационных выходов устройства. В отличие от прототипа, содержимое реверсивного счетчика 9 адреса в конце работы устройства в первом режиме не сбрасывается. В результате остается возбужденной та выходная шина дешифратора 38 адреса БП, по разрешающему сигналу которой в ячейку памяти была занесена информация о последнем цикле анализируемой программы. Так как шина соединена с разрешающим входом группы 48 элементов И соответствующей ячейки, то начинается считывание информации из данной ячейки памяти. По окончании считывания на управляющий вход 24 поступает сигнал выдачи, который уменьшает содержимое счетчика на единицу. Этим достигается поочередное (от N до 1) считывание содержимого регистра 41, счетчика 42, счетчика 43 времени очередной ячейки БП через группу 40 элементов ИЛИ на группу 36 информационных выходов БП и далее на группу 25 информационных выходов устройства. In the 2nd mode (reading), the device operates as follows. On the control input 24 of the device from the computer to the first counting input (subtracting) of the reverse counter 9 addresses receive signals, each of which is issued after reading the contents of the next cell PSU from a group of 25 information outputs of the device. Unlike the prototype, the contents of the reverse counter 9 addresses at the end of the device in the first mode is not reset. As a result, the output bus of the PSU decoder 38 remains excited by the enable signal of which information about the last cycle of the analyzed program was entered into the memory cell. Since the bus is connected to the enable input of the group of 48 AND elements of the corresponding cell, the reading of information from this memory cell begins. At the end of the reading, a control signal 24 is supplied to the control input 24, which reduces the contents of the counter by one. This achieves the alternate (from N to 1) reading of the contents of register 41, counter 42, time counter 43 of the next PSU cell through a group of 40 OR elements to a group 36 of information BP outputs and then to a group 25 of information outputs of the device.

Сигналы выдачи поступают на первый счетный вход реверсивного счетчика 9 адреса до тех пор, пока сигнал его переполнения (наличие нулевого значения в cчетчике) не будет выдан на управляющий выход 28 устройства, сигнализируя об окончании работы устройства во втором режиме. The output signals are fed to the first counting input of the address counter 9 until the overflow signal (zero value in the counter) is issued to the control output 28 of the device, signaling the end of the device in the second mode.

Claims

DEVICE FOR DEBUGGING PROGRAMS, containing a buffer memory block, associative memory block, command address register, program security key register, command code register, reverse command address, reverse address counter, first, second and third groups of AND elements, first and second elements OR, the first, second and third delay elements, the first and second comparison schemes, an instruction decoder, an AND element, wherein the buffer memory unit contains an address decoder, an AND element, a group of OR elements, and N storage cells, where N is the maximum number cycles of the program under study, and each memory cell contains the first, second and third comparison schemes, cycle register, time counter, first and second groups of AND elements, four AND elements, an OR element and a trigger, an associative memory block contains an OR-NOT element, M elements And (M is the maximum allowable number of program modules nested in each other), M triggers, M delay elements, M return address counters, M groups of AND elements, M comparison circuits, (M + 1) th AND element, the first group of information inputs devices connected to the first inputs of the AND elements of the first group, the outputs of which are connected to the group of information inputs of the command address register, the group of outputs of the command address register is connected to the corresponding inputs of the first compared number of the first comparison circuit of each storage cell of the buffer memory block, the outputs of the elements OR of the buffer memory block group are information groups device outputs, the group of information outputs of the reversible address counter is connected to the group of inputs of the address decoder of the buffer memory block, W A paradise group of information inputs of the device is connected to the first inputs of the elements AND of the second group, the outputs of which are connected to the first inputs of the elements AND of the third group and the inputs of the command decoder, the outputs of the elements of the third group are connected to the information inputs of the register of the command code, the outputs of which are connected to the third inputs of the corresponding elements And the first group and the corresponding inputs of the first compared number of the first circuit comparing all the storage cells of the buffer memory block, the third and fourth groups of information The inputs of the device are connected respectively to the group of inputs of the first compared number of the first comparison circuit and the group of information inputs of the security key register, the output of which is connected to the input of the second comparison of the number of the first comparison circuit, the comparison output of the first comparison circuit is connected to the first input of the AND element and to the second inputs of the elements And of the second group, the output of the AND element is the error output of the device, the first group of information inputs of the device is connected to the group of information inputs of the associative block memory, the group of inputs of the first compared number of the second comparison circuit, the group of inputs of the first compared number of the second and third comparison circuits of all storage cells of the buffer block, the third inputs of the corresponding elements And the first group and the corresponding inputs of the first compared number of the first comparison circuit of all memory cells of the buffer block memory, the first, second, third and fourth outputs of the command decoder are connected respectively to the first input of the first element OR, the second input of the second element that OR, with the access input of the associative memory unit and the device stop output, the first, second and third outputs of the command decoder, respectively, through the second delay element with the first input of the second OR element, through the third delay element with the second input of the second OR element, with the first input of the first element And of all the storage cells of the buffer memory unit, the output of the third delay element is connected to the clock input of the associative memory unit and the first input of the second element And of all the storage cells of the buffer memory unit q of the first OR element is connected to the second inputs of the AND elements of the first and third groups, the output of the second OR element is connected to the clock input of the second comparison circuit, the equality output of which is connected to the read input of the associative memory block, the output of which attribute is connected to the clock input of the first comparison circuit of all storage cells of the buffer memory block, the output of the time stamps of the device is connected to the first input of the third element And of all the memory cells of the buffer memory block, the overflow output of the reverse address counter with one with the second input of the AND gate is the output end of the reading device, the group of information outputs of instruction address registers coupled to inputs of the second group of compare numbers second comparison circuit, the buffer memory block i-th output of the address decoder

connected to the first inputs of the AND elements of the first and second groups of the i-th storage cell, the outputs of the elements AND of the second group of the i-th storage cell are connected to the i-inputs of the elements of the OR group, the inequality output of the first comparison circuit of the i-th storage cell is connected to i- m the input of the element AND, the second inputs of the elements AND of the first group of each storage cell are connected to the output of the element And, the group of information outputs of the register of the address of the command is connected to the third inputs of the corresponding elements And of the first group of all storage cells, the outputs of elements of the first group of the i-th storage cell are connected to the information inputs of the cycle register of the i-th storage cell, the information outputs of the cycle register of the i-th storage cell are connected to the inputs of the second compared number of the first comparison circuit of the i-th storage cell, the information outputs of the cycle register and the loop counter of the i-th storage cell is connected to the second inputs of the corresponding elements of the second group, the equality output of the first comparison circuit of the i-th storage cell is connected to the counting input of the loop counter of the i-th the memory cell, the outputs of the code of the address of the end of the cycle and the beginning of the cycle register of the cycle of the i-th storage cell are connected to the inputs of the second compared number of the second and third comparison circuits of the i-th storage cell, respectively, the outputs “Less” and “More” of the second and third comparison circuits i -th storage cell are connected respectively to the first and second inputs of the fourth AND element of the i-th storage cell, the output of which is connected to the second inputs of the first and second AND elements and the first input of the OR element of the i-th storage cell, the outputs of the first and the second elements AND of the i-th storage cell are connected respectively to the inputs of setting the zero and trigger units of the i-th storage cell, the direct output of which is connected to the second input of the OR element of the i-th storage cell, the output of which is connected to the second input of the third element And i th memory cell, the output of which is connected to the counting input of the time counter of the i-th storage cell, the outputs of the time counter of the i-th storage cell are connected to the second inputs of the corresponding elements AND of the second group of the i-th storage cell, and in the block associative memory, the group of information inputs of the block is connected to the first inputs of AND elements of all groups and the group of inputs of the first compared number of all comparison circuits, the clock input of the block is connected to the clock inputs of all comparison circuits, the output of the Kth counter of the return address

connected to the input of the second compared number of the Kth comparison circuit, the output of the OR element is NOT connected to the first input of the (M + 1) th AND element, the readout input of the block is connected to the second input of the (M + 1) th AND element, the output of which is the output of the sign of the block, the input of the block is connected to the first inputs of the first M elements AND, the inverse output of the first trigger is connected to the second input of the first element And, the single output of the Kth trigger is connected to the second input of the (K + 1) -th element And, the output Of the Kth element And is connected to a single input of the Kth trigger, the second inputs And elements of the Kth group and through the Kth delay element with a counting input of the Kth counter of the return address, the outputs of the elements of the Kth group are connected to the information inputs of the counter of the return address, characterized in that the output of the AND element of the buffer memory is through the first the delay element is connected to the summing input of the reverse address counter, the read input of the device is connected to the subtracting input of the reverse address counter, and in the associative memory block the output is "Equal" K

the comparison circuit is connected to the zero-setting input of the Kth trigger and the K-input of the OR-NOT element.