RU2039374C1

RU2039374C1 - Programming interface unit having high workload

Info

Publication number: RU2039374C1
Authority: RU
Inventors: В.И. Байдаков; П.А. Желтов; В.Н. Заякин; Е.Г. Росляков; Ю.А. Шашков
Original assignee: Центральный научно-исследовательский институт автоматики и гидравлики
Priority date: 1992-07-03
Filing date: 1992-07-03
Publication date: 1995-07-09

Abstract

FIELD: computer engineering. SUBSTANCE: device has data buffer 1, address selector 5, two programming parallel interface units 2.1 and 2.2, four bus shapers units 3.1, 3.2, 3.3, 3.4, two buffer elements units 4.1 and 4.2, two registers 8.1 and 8.2, two control word decoders 10.1 and 10.2, two NOT gates 7.1 and 7.2, writing signal generator 9, two control signal generators 6.1 and 6. 2. EFFECT: increased workload of interface units which use programmable parallel interfaces without imposing limitations on implementations of variety of protocols for information exchange between computer and given peripheral device. 4 dwg, 3 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения устройств сопряжения ЭВМ с периферийными устройствами (ПУ). The invention relates to computer technology and can be used to build devices for connecting computers with peripheral devices (PU).

Для реализации более чем одного протокола обмена информацией между ЭВМ и ПУ различного типа с помощью одного устройства сопряжения используют программируемые интерфейсы, т. е. интерфейсы, способные менять свою конфигурацию под управлением программы. Большие возможности для построения такого рода устройств сопряжения дает применение БИС программируемого параллельного интерфейса (ППИ) КР580ВВ55А, предназначенной для организации ввода/вывода параллельной информации различного формата и позволяющей реализовывать большинство известных протоколов обмена по параллельным каналам [1, 2, 3, 4] В состав БИС для обмена информацией с внешними устройствами входят три 8-разрядных канала ввода/вывода (РОRТ А, В и С). Режим работы каждого из каналов ППИ программируется с помощью управляющего слова. Управляющее слово может задать один из трех режимов: основной режим ввода/вывода (режим 0), стробируемый ввод/вывод (режим 1), режим двунаправленной передачи информации (режим 2) [1]
Однако возможности построения устройств сопряжения для связи ЭВМ с ПУ на основе БИС ППИ ограничиваются малой нагрузочной способностью микросхемы (выходной ток низкого уровня 1, 7 мА [5]). Повышенная нагрузочная способность портов интерфейсных устройств требуется, например, в случае удаленного ПУ и, следовательно, возникает необходимость работы на коаксиальный кабель или витую пару большой длины. Установка буферных каскадов со стороны портов микросхемы осложняется тем, что необходимо переключать направление передачи информации по ним, не ограничивая при этом возможности микросхемы по режимам работы и направлениям передачи, а также не снижая скорости обмена информацией. Авторам известен случай применения шинных формирователей, в том числе и для умощнения портов ППИ в универсальном интерфейсе [8] Однако указанный вариант сужает потенциальные возможности ППИ, т. к. для управления формирователями, установленными по портам А и В, используются сигналы портов С и, следовательно, они не могут быть использованы самостоятельно в качестве сигналов, участвующих в обмене информацией с ПУ.To implement more than one protocol for the exchange of information between computers and controllers of various types using one interface device, programmable interfaces are used, that is, interfaces that can change their configuration under program control. Great opportunities for constructing such interface devices are provided by the use of LSI programmable parallel interface (ППИ) КР580ВВ55А, designed to organize input / output of parallel information of various formats and allowing to implement most of the known communication protocols on parallel channels [1, 2, 3, 4] LSI for exchanging information with external devices includes three 8-bit input / output channels (PORT A, B and C). The operation mode of each of the PPI channels is programmed using the control word. The control word can be specified in one of three modes: main input / output mode (mode 0), gated input / output (mode 1), bidirectional information transfer mode (mode 2) [1]
However, the possibilities of constructing interface devices for connecting computers with control units based on LSI PPI are limited by the low load capacity of the microcircuit (low-current output current of 1, 7 mA [5]). The increased load capacity of the ports of interface devices is required, for example, in the case of remote controllers and, therefore, there is a need to work on a coaxial cable or twisted pair of large length. The installation of buffer cascades from the side of the microcircuit ports is complicated by the fact that it is necessary to switch the direction of information transfer along them, without limiting the capabilities of the microcircuit according to the operating modes and transmission directions, and also not reducing the speed of information exchange. The authors are aware of the case of using bus formers, including for powering PPI ports in a universal interface [8] However, this option narrows down the potential capabilities of PPI, since the signals from ports C and are used to control the formers installed on ports A and B, consequently, they cannot be used independently as signals participating in the exchange of information with the controllers.

Предлагаемое изобретение решает задачу повышения нагрузочной способности устройства сопряжения, построенных на основе ППИ, не ограничивая при этом его возможностей по реализации всего многообразия протоколов обмена информацией между ЭВМ и конкретным ПУ. The present invention solves the problem of increasing the load capacity of the interface device, built on the basis of PPI, without limiting its ability to implement the full variety of protocols for the exchange of information between computers and specific PU.

Наиболее близким к предлагаемому изобретению и может быть рассмотрено устройство для связи персонального компьютера типа IВМ РС с накопителем на магнитной ленте НМЛ СМ5309 [6]
Поставленная цель достигается тем, что в устройство, содержащее буфер данных, селектор адреса и два программируемых параллельных интерфейса, введены буферные каскады четыре блока шинных формирователей и два блока буферных элементов, два регистра, два дешифратора управляющего слова, два элемента НЕ, формирователь сигналов записи, два формирователя сигналов управления.Closest to the proposed invention and can be considered a device for communication of a personal computer type IBM RS with a magnetic tape drive NML SM5309 [6]
This goal is achieved by the fact that in a device containing a data buffer, an address selector and two programmable parallel interfaces, buffer cascades of four bus shaper blocks and two buffer element blocks, two registers, two control word decoders, two NOT elements, and a recording signal shaper are introduced, two shapers of control signals.

На фиг. 1 представлена структурная схема прогpаммируемого устройства сопряжения с повышенной нагрузочной способностью. In FIG. 1 is a structural diagram of a programmable interface device with increased load capacity.

Устройство содержит буфер данных 1, селектор адреса 5, два программируемых интерфейса 2.1 и 2.2, четыре блока шинных формирователей 3.1, 3.2, 3.3, 3.4, два блока буферных элементов 4.1 и 4.2, два регистра 8.1 и 8.2, два дешифратора управляющего слова 10.1 и 10.2, два элемента НЕ 7.1 и 7.2, формирователь сигналов записи 9, два формирователя сигналов управления 6.1 и 6.2. The device contains data buffer 1, address selector 5, two programmable interfaces 2.1 and 2.2, four blocks of bus drivers 3.1, 3.2, 3.3, 3.4, two blocks of buffer elements 4.1 and 4.2, two registers 8.1 and 8.2, two control word decoders 10.1 and 10.2 , two elements NOT 7.1 and 7.2, a shaper of recording signals 9, two shapers of control signals 6.1 and 6.2.

Первая группа входов-выходов буфера данных является группой входов-выходов данных устройства, первая группа входов селектора адреса является группой адресных входов устройства, вторая группа входов селектора адреса является группой входов сигналов управления устройства, вторая группа входов-выходов буфера данных соединена с группой входов-выходов данных первого и второго программируемых параллельных интерфейсов, выход чтения группы выходов селектора адреса соединен с входами чтения первого и второго программируемых параллельных интерфейсов и соединен с входом чтения буфера данных, выход выбора устройства группы выходов селектора адреса соединен с входом выбора буфера данных, выходы записи и сброса группы выходов селектора адреса соединены соответственно с входами записи и сброса первого и второго программируемых параллельных интерфейсов, нулевой и первый разряды выхода выбора интерфейса группы выходов селектора адреса соединены с входами выбора соответственно первого и второго программируемых параллельных интерфейсов, нулевой и первый разряды адресного выхода группы выходов селектора адреса соединены соответственно с нулевым и первым разрядами адресного входа группы входов первого и второго программируемых параллельных интерфейсов, первые группы входов-выходов каждого блока шинных формирователей и блока буферных элементов являются соответствующими группами входов-выходов устройства, нулевой, второй, третий, пятый, шестой, седьмой разряды второй группы входов-выходов буфера данных соединены с соответствующими информационными входами первого и второго регистров, первый разряд второй группы входов-выходов буфера данных подключен через первый элемент НЕ к первым разрядам информационных входов, первого и второго регистров, четвертый разряд второй группы входов-выходов буфера данных подключен через второй элемент НЕ к четвертым разрядам информационных входов первого и второго регистров, седьмой разряд второй группы входов-выходов буфера данных подключен к первому входу формирователя сигналов записи, второй и третий входы, которого соединены соответственно с нулевым и первым разрядами адресного выхода группы выходов селектора адреса, четвертый, пятый и шестой входы формирователя сигналов записи соединены соответственно с выходом записи, с нулевым и первым разрядами выбора селектора адреса, первый и второй выходы формирователя сигналов записи соединены соответственно с входами записи первого и второго регистров, выход сброса группы выходов селектора адреса соединен с входами сброса первого и второго регистров, группа выходов первого порта первого программируемого параллельного интерфейса соединена с группой информационных входов первого блока шинных формирователей, группа выходов второго порта первого программируемого параллельного интерфейса соединена с группой информационных входов первого блока буферных элементов, группа выходов третьего порта первого программируемого параллельного интерфейса соединена с группой информационных входов второго блока шинных формирователей, группа выходов первого порта второго программируемого параллельного интерфейса соединена с группой информационных входов третьего блока шинных формирователей, группа выходов второго порта второго программируемого параллельного интерфейса соединена с группой информационных входов второго блока буферных элементов, группа выходов третьего порта второго программируемого параллельного интерфейса соединена с группой информационных входов четвертого блока шинных формирователей, группа выходов первого регистра соединена с группой адресных входов первого дешифратора управляющего слова, первый разрядный выход группы выходов первого регистра соединен с управляющим входом второго блока шинных формирователей, четвертый и шестой разрядные выходы группы выходов первого регистра соединены соответственно с первым и вторым входами первого формирователя сигналов управления, третий вход первого формирователя сигналов управления соединен с шестым выходом группы выходов первого блока буферных элементов, выход первого формирователя сигналов управления соединен с входом управления первого блока шинных формирователей, группа выходов второго регистра соединена с группой адресных входов второго дешифратора управляющего слова, первый разрядный выход группы выходов второго регистра соединен с управляющим входом четвертого блока шинных формирователей, четвертый и шестой разрядные выходы группы выходов второго регистра соединены с первым и вторым входами второго формирователя сигналов управления, третий вход второго формирователя сигналов управления соединен с шестым выходом группы выходов второго блока буферных элементов, выход второго формирователя сигналов управления соединен с входом управления третьего блока шинных формирователей, группа выходов первого дешифратора управляющего слова соединена с группой управляющих входов первого блока буферных элементов, группа выходов второго дешифратора управляющего слова соединена с группой управляющих входов второго блока буферных элементов. The first group of inputs / outputs of the data buffer is a group of inputs and outputs of the device data, the first group of inputs of the address selector is a group of address inputs of the device, the second group of inputs of the address selector is a group of inputs of the control signals of the device, the second group of inputs and outputs of the data buffer is connected to the group of inputs - data outputs of the first and second programmable parallel interfaces, the read output of the group of outputs of the address selector is connected to the read inputs of the first and second programmable parallel and interfaces and connected to the input of reading the data buffer, the output of the device selection of the group of outputs of the address selector is connected to the input of the selection of the data buffer, the write and reset outputs of the group of outputs of the address selector are connected respectively to the recording and reset inputs of the first and second programmable parallel interfaces, zero and first bits of the output the selection of the interface of the group of outputs of the address selector are connected to the inputs of the selection of the first and second programmable parallel interfaces, zero and first bits of the address ode of the group of outputs of the address selector are connected respectively to the zero and first bits of the address input of the group of inputs of the first and second programmable parallel interfaces, the first groups of inputs and outputs of each block of bus formers and the block of buffer elements are the corresponding groups of inputs and outputs of the device, zero, second, third, the fifth, sixth, seventh bits of the second group of inputs / outputs of the data buffer are connected to the corresponding information inputs of the first and second registers, the first bit of the second the group of inputs / outputs of the data buffer is connected through the first element NOT to the first bits of the information inputs, first and second registers, the fourth bit of the second group of inputs / outputs of the data buffer is connected through the second element NOT to the fourth bits of the information inputs of the first and second registers, the seventh bit of the second group the inputs / outputs of the data buffer is connected to the first input of the shaper of the recording signals, the second and third inputs, which are connected respectively to the zero and first bits of the address output of the group of outputs address selector, the fourth, fifth and sixth inputs of the recording signal generator are connected respectively to the recording output, with zero and first bits of the address selector selection, the first and second outputs of the recording signal generator are connected respectively to the recording inputs of the first and second registers, the output of the reset group of outputs of the address selector connected to the reset inputs of the first and second registers, the group of outputs of the first port of the first programmable parallel interface is connected to the group of information inputs of the first block other shapers, the group of outputs of the second port of the first programmable parallel interface is connected to the group of information inputs of the first block of buffer elements, the group of outputs of the third port of the first programmable parallel interface is connected to the group of information inputs of the second block of bus shapers, the group of outputs of the first port of the second programmable parallel interface is connected to the group information inputs of the third block of bus formers, the group of outputs of the second port of the second about the programmable parallel interface is connected to the group of information inputs of the second block of buffer elements, the group of outputs of the third port of the second programmable parallel interface is connected to the group of information inputs of the fourth block of bus drivers, the group of outputs of the first register is connected to the group of address inputs of the first decoder of the control word, the first bit output of the group the outputs of the first register is connected to the control input of the second block of bus formers, the fourth and sixth p the row outputs of the group of outputs of the first register are connected respectively to the first and second inputs of the first driver of control signals, the third input of the first driver of control signals is connected to the sixth output of the group of outputs of the first block of buffer elements, the output of the first driver of control signals is connected to the control input of the first block of bus drivers the outputs of the second register is connected to the group of address inputs of the second decoder of the control word, the first bit output of the group of outputs of the WTO the first register is connected to the control input of the fourth block of bus drivers, the fourth and sixth bit outputs of the group of outputs of the second register are connected to the first and second inputs of the second driver of control signals, the third input of the second driver of control signals is connected to the sixth output of the group of outputs of the second block of buffer elements, the output of the second the shaper control signals connected to the control input of the third block of bus shapers, the group of outputs of the first decoder control word ene with a group of control inputs of buffer elements of the first block, a group of outputs of the second decoder coupled to the control word group of control inputs of the second block of buffer elements.

Особенностью построения буферных каскадов устройства является то, что шинные формирователи первых и третьих портов (портов А и В) могут быть выполнены группой по восемь, по числу линий портов, например, на ИМС К555АП6, с единым управляющим входом, а блоки вторых портов (портов С) должны иметь буферные элементы с возможностью управления на ввод или вывод по каждому биту порта в отдельности. A feature of the construction of the buffer cascades of the device is that the bus drivers of the first and third ports (ports A and B) can be performed in a group of eight, according to the number of port lines, for example, on the K555AP6 IC, with a single control input, and blocks of the second ports (ports C) must have buffer elements with the ability to control input or output for each bit of the port separately.

На фиг. 2 представлена схема соединения буферных элементов БЭ1 и БЭ2 в блоках 4.1 и 4.2 для одного бита портов С интерфейсов. Элементы имеют третье состояние, поэтому в случае, если сигнал управления принимает значение лог. "1", то элемент БЭ2 выключается и вся схема работает на ввод. In FIG. 2 shows the connection diagram of the buffer elements BE1 and BE2 in blocks 4.1 and 4.2 for one bit of port C of the interfaces. Elements have a third state, therefore, if the control signal takes the value log. "1", then the BE2 element is turned off and the whole circuit works on input.

Устройство сопряжения работает следующим образом. The interface device operates as follows.

Перед началом работы ЭВМ с конкретным ПУ необходимо запрограммировать (сконфигурировать) интерфейсы 2 устройства сопряжения под назначенный протокол обмена информацией (применение двух ППИ позволяет вести обмен информацией с ПУ 16-разрядными словами). Для этого по шине ЭВМ (для примера, как и в прототипе, рассмотрена шина ЭВМ типа IВМ РС) в каждый интерфейс поочередно пересылается свое управляющее слово. Для формирования сигналов управления буферными каскадами 3, 4 нельзя непосредственно воспользоваться информацией этих слов, так как они аппаратно недоступны. Для дополнительной фиксации управляющих слов введены два регистра 8.1 и 8.2. Формирование сигналов записи в эти регистры происходит с помощью формирователя 9, построенного, например, как показано на фиг. 3, на трех схемах совпадения. Формирование сигналов записи происходит при наличии следующих сигналов:
сигнал на запись WR, сформированный селектором адреса из сигнала вывода IOW шины ЭВМ;
сигнал выбора интерфейсов СSO или CSI, сформированных селектором адреса по сигналам линий адреса шины ЭВМ;
сигналов А0 и А1, являющихся признаками обращения по адресам управляющих слов и cформированных селектором адреса из одноименных сигналов линий адреса шины ЭВМ;
сигнала DВ7 (D7 1 в управляющем слове), представляющего собой буферизированный сигнал по линии данных D7 шины ЭВМ и свидетельствующий, при наличии всех вышеперечисленных сигналов, о смене конфигурации в одном из интерфейсов (при D7 0 в управляющем слове, интерфейс работает в дополнительном режиме программно независимой установки в 1 и сброса в 0 любого из разрядов регистра порта С, не меняющем конфигурации портов). Наличие именно этих сигналов, всегда сопровождающих смену или начальную установку конфигурации интерфейсов, приводит к автоматической фиксации управляющих слов в регистрах. Так, если происходит установка конфигурации интерфейса 2.1, то это будет сопровождаться в том числе сигналом выбора СSO и появится сигнал записи в регистр 8.1.Before starting the work of a computer with a specific control panel, it is necessary to program (configure) the interfaces 2 of the interface device for the designated information exchange protocol (the use of two control panels allows exchanging information with the control panel in 16-bit words). To do this, on a computer bus (for example, as in the prototype, a computer bus of type IBM PC is considered), each control word is sent to each interface in turn. To generate control signals for buffer cascades 3, 4, one cannot directly use the information of these words, since they are inaccessible in hardware. For additional fixation of control words, two registers 8.1 and 8.2 are introduced. The generation of write signals to these registers is performed using a shaper 9 constructed, for example, as shown in FIG. 3, in three matching patterns. The formation of recording signals occurs in the presence of the following signals:
a write signal WR generated by an address selector from a computer bus IOW output signal;
a signal for selecting interfaces ССО or CSI, formed by the address selector on the signals of the address lines of the computer bus;
signals A0 and A1, which are signs of access to the addresses of control words and formed by the address selector from the same signal of the computer bus address lines;
signal DB7 (D7 1 in the control word), which is a buffered signal on the data line D7 of the computer bus and indicates, in the presence of all of the above signals, a configuration change in one of the interfaces (with D7 0 in the control word, the interface works in additional mode programmatically independent setting to 1 and reset to 0 of any of the bits of the port C register, which does not change the configuration of the ports). The presence of precisely these signals, always accompanying a change or initial setup of the interface configuration, leads to automatic fixation of control words in the registers. So, if the configuration of the interface 2.1 is installed, then this will be accompanied by, among other things, the signal for selecting the SO and a signal for writing to register 8.1 will appear.

Для управления шинными формирователями блоков 3.2, 3.4 по портам В интерфейсов может быть использован 1-й бит 0SWI, 1SWI соответствующего управляющего слова регистров 8, т. к. именно этот бит управляющего слова интерфейса определяет режим на ввод или вывод по этому порту [7]
Шинные формирователи блоков 3.1, 3.3 портов А не должны препятствовать выполнению протокола режима 2 интерфейсов, при котором запись информации в ПУ сопровождается сигналом ПУ "Подтверждение записи", поступающим в устройство сопряжения по шестому биту канала С 0ВС6 (1ВС6) [7] Поэтому для формирования управляющих сигналов 0WR А или 1WR А, определяющих направление передачи блоков 3.1 или 3.3, служат два формирователя 6 построенных, например, с помощью логической схемы И-ИЛИ-НЕ, показанной на фиг. 4.To control bus shapers of blocks 3.2, 3.4 on ports B of interfaces, the 1st bit 0SWI, 1SWI of the corresponding control word of registers 8 can be used, since this bit of the control word of the interface determines the input or output mode on this port [7]
Bus shapers of blocks 3.1, 3.3 of port A should not impede the execution of the protocol of mode 2 of the interfaces, in which the recording of information in the control unit is accompanied by the signal of the control panel “Confirmation of recording”, which enters the interface device on the sixth bit of channel C 0BC6 (1BC6) [7] Therefore, to form control signals 0WR A or 1WR A, which determine the direction of transmission of the blocks 3.1 or 3.3, are two shapers 6 constructed, for example, using the AND-OR-NOT logic circuit shown in FIG. 4.

Схема формирует сигнал 0WR А в зависимости от выбранного режима по порту А. В случае работы порта А интерфейса 2.1 в режимах 0 или 1, о чем будет свидетельствовать наличие логического 0 в шестом бите управляющего слова интерфейса и слова зафиксированного в регистре 8.1, сигнал 0WR А будет определяться четвертым битом 0SW4 слова регистра, поскольку именно он в управляющем слове интерфейса определяет режим на ввод или вывод. The circuit generates a 0WR A signal depending on the selected mode on port A. In the case of port A of interface 2.1 operating in modes 0 or 1, which will indicate the presence of a logical 0 in the sixth bit of the control word of the interface and the word fixed in register 8.1, the signal 0WR A will be determined by the fourth bit 0SW4 of the register word, since it is he who determines the input or output mode in the control word of the interface.

В случае работы в режиме 2 (логическая 1 в шестом бите управляющего слова) режим на ввод или вывод формирователей будет определяться внешним для устройства сопряжения сигналом периферийного устройства 0ВС6. In the case of operation in mode 2 (logical 1 in the sixth bit of the control word), the input or output mode of the formers will be determined by the external signal of the peripheral device 0BC6 for the interface device.

Для преодоления конфликтных ситуаций по линиям связи устройства сопряжения с ПУ до того момента, как интерфейсы и буферные каскады запрограммированы под выбранный протокол, необходимо предусмотреть, чтобы все каскады были включены на ввод. Для этого можно использовать сигнал шины ЭВМ по линии RESEТ, буферизованный селектором адреса, который формируется после включения питания ЭВМ. Этот сигнал будет сбрасывать все биты регистров 8. Учитывая, что при программировании интерфейсов по портам А и В на ввод в первом и четвертом блоках управляющего слова требуется логическая 1, сигналы по цепям этих битов на входе регистров 8 инвертируются. Теперь в случае программирования портов А и В на ввод, в также после прохождения сигнала RESEТ в первом и четвеpтом разрядах будет зафиксирован 0, определяя работу формирователей портов на ввод. In order to overcome conflicts on the communication lines of the interface with the control panel until the interfaces and buffer stages are programmed for the selected protocol, it is necessary to ensure that all stages are included in the input. To do this, you can use the computer bus signal on the RESET line, buffered by the address selector, which is formed after the computer is turned on. This signal will reset all bits of the registers 8. Given that when programming interfaces on ports A and B, logical 1 is required to enter the first and fourth blocks of the control word, the signals along the chains of these bits at the input of registers 8 are inverted. Now, in the case of programming ports A and B for input, also after passing the RESET signal in the first and fourth digits, 0 will be fixed, determining the operation of the port forwarders for input.

Так как четвертый бит формирует сигнал управления 0WR А (1WR А), то в схему формирователя 6 могут быть введены инверторы четвертого 0SW4 (1SW4) и шестого 0SW6 (1SW6) битов регистров 8, а соблюдение полярности сигнала управления 0WR А (1WR А) будет обеспечиваться наличием инверсии в схеме И-ИЛИ-НЕ. Since the fourth bit generates a control signal 0WR A (1WR A), inverters of the fourth 0SW4 (1SW4) and sixth 0SW6 (1SW6) bits of the registers 8 can be inserted into the driver circuit 6, and the polarity of the control signal 0WR A (1WR A) will be be provided by the presence of inversion in the AND-OR-NOT circuit.

Для переключения буферных элементов портов С интерфейсов в устройство сопряжения введены дешифраторы 10, формирующие по восемь управляющих сигналов в зависимости от управляющего слова регистра 8. Дешифратор управляющего слова может быть выполнен с помощью программируемого постоянного запоминающего устройства ППЗУ, к адресным входам которого подводится управляющее слово 0SW (1SW) регистров 8. ППЗУ программируются таким образом, чтобы вырабатываемые ими сигналы управления обеспечивали переключение направления передачи информации по каждой линии блоков 4 в точном соответcтвии с направлениями, установленными по интерфейсах по портам С. To switch the buffer elements of the ports C of the interfaces, decoders 10 are introduced into the interface device, generating eight control signals depending on the control word of register 8. The control word decoder can be performed using programmable read-only memory ROM device, to the address inputs of which the control word 0SW ( 1SW) of the registers 8. The EPROMs are programmed so that the control signals generated by them ensure switching the direction of information transfer for each th block line 4 into exact sootvetctvii with directions defined by interfaces for ports S.

Например, если по протоколу обмена с ПУ интерфейс 2.1 будет запрограммирован на режим 0 по всем портам А, В и С, то ППЗУ дешифратора 10.1 должно формировать сигналы, управляющие буферными элементами в соответствии с табл. 1. For example, if, according to the exchange protocol with the control panel, interface 2.1 will be programmed to mode 0 for all ports A, B and C, then the ROM of the decoder 10.1 should generate signals that control the buffer elements in accordance with Table 1.

Из данных табл. 1 видно, что значение управляющих сигналов, переключающих буферные элементы блоков 4.1 на ввод или вывод, определяется значениями бита D0 для элементов битов С3-С0 и битом D3 для элементов битов С7-С4. Значения битов D4 и D1 в таблице не определены, т. к. они не влияют на конфигурацию портов С ППИ. From the data table. Figure 1 shows that the value of the control signals that switch the buffer elements of the blocks 4.1 to input or output is determined by the values of bit D0 for elements of bits C3-C0 and bit D3 for elements of bits C7-C4. The values of bits D4 and D1 in the table are not defined, because they do not affect the configuration of the ports C PPI.

В табл. 2 показано программирование ППЗУ дешифратора для случая использования ППИ в режиме 1, когда порты А и В используются для обмена данными, а линии порта С для приема и выдачи сигналов управления (сигналов квитирования). In the table. Figure 2 shows the programming of the EEPROM of the decoder for the case of using the EIP in mode 1, when ports A and B are used for data exchange, and the lines of port C for receiving and issuing control signals (acknowledgment signals).

В табл. 3 показано программирование ППЗУ дешифратора для случая использования режима 2 ППИ, когда буферные элементы блока 4.1 должны обеспечивать протокол обмена информацией с ПУ по двунаправленному порту А. При этом также должна обеспечиваться возможность обмена информацией по порту В в режимах 0 и 1. In the table. Figure 3 shows the programming of the EPROM of the decoder for the case of using mode 2 of the PPI, when the buffer elements of block 4.1 should provide a protocol for exchanging information with the controllers over the bi-directional port A. At the same time, it should also be possible to exchange information on port B in modes 0 and 1.

В табл. 3 первые две строки обеспечивают возможность работы в режиме 2 по порту А, а три младших бита порта С могут быть использованы как дополнительные для ввода или вывода. Последней строкой, кроме режима 2 по порту А, обеспечивается возможность обмена по порту 8 в режиме 1, при котором три младших бита порта С используются в качестве сигналов управления. In the table. 3, the first two lines provide the ability to work in mode 2 on port A, and the three least significant bits of port C can be used as additional for input or output. The last line, except for mode 2 on port A, provides the possibility of exchange on port 8 in mode 1, in which the three least significant bits of port C are used as control signals.

Таким образом, введение буферных каскадов и других дополнительных блоков в программируемое устройство сопряжения позволило расширить область применения устройства за счет повышения его нагрузочной способности. Так нагрузочная способность по портам А и В (в случае применения в качестве формирователей, например, ИМС К555АП6) увеличивается до 24 мА, а по портам С (в случае применения ИМС К555ЛП8) до 12 мА. При этом сохраняются все потенциальные возможности интерфейсов на ИМС KР80ВВ55А по обеспечению многообразия протоколов обмена информацией с различными периферийными устройствами. Thus, the introduction of buffer cascades and other additional units into a programmable interface device allowed us to expand the scope of the device by increasing its load capacity. So, the load capacity on ports A and B (in case of application as shapers, for example, IC K555AP6) increases to 24 mA, and on ports C (in case of use IC K555LP8) to 12 mA. At the same time, all the potential capabilities of the interfaces on the KP80BB55A IC to preserve the variety of protocols for exchanging information with various peripheral devices are preserved.

Предлагаемое устройство может рассматриваться как универсальное устройство сопряжения с программно-изменяемой конфигурацией буферизированных портов на ввод или вывод. Применение двух ППИ в устройстве позволяет вести обмен с ПУ как байтами, так и 16-разрядными словами, обеспечивая различные варианты протоколов обмена. Кроме того, устройство предоставляет возможность обмена по 48-ми буферизированным линиям. Повышенная нагрузочная способность устройства позволяет использовать его также в случаях, когда ПУ удалено и возникает необходимость передачи информации по линиям, имеющим повышенную емкостную нагрузку. Введение буферных каскадов позволяет в этом случае сохранить скорость обмена и обеспечить достоверность передаваемой информации. Наличие буферных каскадов также защищает достаточно сложные и дорогостоящие схемы интерфейсов от возможных повреждений в случае нарушений в работе ПУ. The proposed device can be considered as a universal device for interfacing with a programmable configuration of buffered ports for input or output. The use of two PPI in the device allows exchanging with the control unit both bytes and 16-bit words, providing various options for communication protocols. In addition, the device provides the ability to exchange on 48 buffered lines. The increased load capacity of the device allows you to use it also in cases where the PU is removed and there is a need to transmit information along lines with an increased capacitive load. The introduction of buffer cascades allows in this case to maintain the exchange rate and ensure the reliability of the transmitted information. The presence of buffer cascades also protects rather complex and expensive interface circuits from possible damage in case of malfunctions of the control panel.

Claims

A PROGRAMMABLE MATCHING DEVICE WITH INCREASED LOADING CAPABILITY, containing a data buffer, an address selector and two programmable parallel interfaces, the first group of inputs / outputs of the data buffer being a group of inputs and outputs of the device data, the first group of inputs of the address selector is a group of address inputs of the device, the second group of inputs the address selector is a group of inputs of the control signals of the device, the second group of inputs and outputs of the data buffer is connected to the group of inputs and outputs of the data of the first and the second programmable parallel interfaces, the read output of the group of outputs of the address selector is connected to the read inputs of the first and second programmable parallel interfaces and is connected to the read input of the data buffer, the output of the device selection of the group of outputs of the selector addresses is connected to the input of the selection of the data buffer, write and reset outputs of the group of outputs address selectors are connected respectively to the recording and reset inputs of the first and second programmable parallel interfaces, the zero and first bit outputs of the interface selection CA groups of outputs of the address selector are connected to the selection inputs of the first and second programmable parallel interfaces, zero and first bits of the address output of the group of outputs of the address selector are connected respectively to zero and first bits of the address input of the group of inputs of the first and second programmable parallel interfaces, characterized in that four bus shaper units, two buffer element blocks, two registers, two control word decoders, two NOT elements, the shaper were introduced l recording signals and two shapers of control signals, the first groups of inputs and outputs of each block of bus shapers and the block of buffer elements being the corresponding groups of inputs and outputs of the device, zero, second, third, fifth, sixth, and seventh bits of the second group of inputs and outputs of the data buffer connected to the corresponding information inputs of the first and second registers, the first bit of the second group of inputs / outputs of the data buffer is connected via the first element NOT to the first information inputs of the first and second of registers, the fourth bit of the second group of inputs / outputs of the data buffer is connected via the second element NOT to the fourth bit of the information inputs of the first and second registers, the seventh bit of the second group of inputs and outputs of the data buffer is connected to the first input of the shaper of recording signals, the second and third inputs of which are connected respectively, with the zero and first digits of the address output of the group of outputs of the address selector, the fourth, fifth and sixth inputs of the shaper of the write signals are connected respectively to the write output, with by the left and first bits of the output of the address selector selection, the first and second outputs of the shaper of write signals are connected respectively to the recording inputs of the first and second registers, the reset output of the group of outputs of the address selector is connected to the reset inputs of the first and second registers, the group of outputs of the first port of the first programmable parallel interface is connected with a group of information inputs of the first block of bus drivers, the group of outputs of the second port of the first programmable parallel interface is connected to the group sing the first block of buffer elements, the group of outputs of the third port of the first programmable parallel interface is connected to the group of information inputs of the second block of bus formers, the group of outputs of the first port of the second programmable parallel interface is connected to the group of information inputs of the third block of bus formers, the group of outputs of the second port of the second programmable parallel interface connected to the group of information inputs of the second block of buffer elements, the group of outputs third its port of the second programmable parallel interface is connected to the group of information inputs of the fourth block of bus formers, the group of outputs of the first register is connected to the group of address inputs of the first decoder of the control word, the first bit output of the group of outputs of the first register is connected to the control input of the second block of bus formers, fourth and sixth the outputs of the group of outputs of the first register are connected respectively to the first and second inputs of the first driver of control signals, the third input of the first driver of control signals is connected to the sixth output of the output group of the first block of buffer elements, the output of the first driver of control signals is connected to the control input of the first block of bus drivers, the group of outputs of the second register is connected to the group of address inputs of the second decoder of the control word, the first bit output of the group of outputs the second register is connected to the control input of the fourth block of bus formers, the fourth and sixth bit outputs of the group of outputs of the second about the register are connected respectively to the first and second inputs of the second driver of control signals, the third input of the second driver of control signals is connected to the sixth output of the group of outputs of the second block of buffer elements, the output of the second driver of control signals is connected to the control input of the third block of bus drivers, the group of outputs of the first control decoder words connected to the group of control inputs of the first block of buffer elements, the group of outputs of the second decoder of the control word soy dinene with a group of control inputs of the second block of buffer elements.